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1、第4章原理图输入方法第1页，共64页，编辑于2022年，星期二 利用EDA工具进行原理图输入设计的优点是：设计者不必具备许多诸如编辑技术、硬件语言等新知识就能迅速入门，完成较大规模的电路系统设计。MAX+plusII提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时配备了适用于各种需要的元件库，提供多层次设计功能，还提供了时序仿真器，精度达到0.1ns。本章详细介绍原理图输入设计方法，但学习的重点是设计流程，因为除最初的图形编辑输入外，其他处理流程都与文本（如VHDL文件）输入设计完全一致。第2页，共64页，编辑于2022年，星期二 1位全加器可以利用用基本的逻辑门电路设计，也可以用
2、两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。以下将给出使用原理图输入的方法进行底层元件设计和层次化设计的完整步骤，其主要流程与数字系统设计一般流程基本一致。事实上，除了最初的输入方法稍有不同外，应用VHDL的文本输入设计方法的流程也基本与此相同。4.1 原理图方式设计初步原理图方式设计初步 1位全加器设计向导位全加器设计向导第3页，共64页，编辑于2022年，星期二4.1.1 基本设计步骤基本设计步骤步骤步骤1：为本项工程设计建立文件夹：为本项工程设计建立文件夹注意：注意：文件夹名不能用文件夹名不能用中文中文，且，且不不可带可带空格空格。第4页，共64页，编辑于2022年，星期
3、二为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！第5页，共64页，编辑于2022年，星期二步骤步骤2：输入设计项目和存盘：输入设计项目和存盘图图4-1 进入进入MAX+plusII，建立一个新的设计文件建立一个新的设计文件使用原理图输入方法设计，必须选择打开原理图编辑器新建一个设计文件第6页，共64页，编辑于2022年，星期二图图4-2 元件输入对话框元件输入对话框首先在这里用鼠标右键产生此窗，并选择“Enter Symbol”输入一个元件然后用鼠标双击这基本硬件库这是基本硬件库中的各种逻辑元件也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT
4、第7页，共64页，编辑于2022年，星期二图图4-3 将所需元件全部调入原理图编辑窗将所需元件全部调入原理图编辑窗连接好的原理图连接好的原理图输出引脚：OUTPUT输入引脚：INPUT将他们连接成半加器第8页，共64页，编辑于2022年，星期二图图4-4 连接好原理图并存盘连接好原理图并存盘首先点击这里文件名取为：h_adder.gdf注意，要存在自己建立的文件夹中第9页，共64页，编辑于2022年，星期二步骤步骤3：将设计项目设置成工程文件：将设计项目设置成工程文件(PROJECT)图图4-5 将当前设计文件设置成工程文件将当前设计文件设置成工程文件首先点击这里然后选择此项，将当前的原理图设
5、计文件设置成工程最后注意此路径指向的改变第10页，共64页，编辑于2022年，星期二注意，此路径指向当前的工程！第11页，共64页，编辑于2022年，星期二步骤步骤4：选择目标器件并编译：选择目标器件并编译 图4-6 选择最后实现本项设计的目标器件选择最后实现本项设计的目标器件首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来第12页，共64页，编辑于2022年，星期二图图4-7 对工程文件进行编译、综合和适配等操作对工程文件进行编译、综合和适配等操作选择编译器编译窗第13页，共64页，编
6、辑于2022年，星期二消去消去Quartus适配操作适配操作选择此项消去这里的勾第14页，共64页，编辑于2022年，星期二完成编译！完成编译！第15页，共64页，编辑于2022年，星期二步骤步骤5：时序仿真：时序仿真(1)建立波形文件。建立波形文件。首先选择此项，为仿真测试新建一个文件选择波形编辑器文件第16页，共64页，编辑于2022年，星期二(2)输入信号节点。输入信号节点。图图4-8 从从SNF文件中输入设计文件的信号节点文件中输入设计文件的信号节点从从SNF文件中文件中输入设计文件输入设计文件的信号节点的信号节点点击点击“LIST”SNF文件中文件中的信号节点的信号节点第17页，共6
7、4页，编辑于2022年，星期二图图4-9 列出并选择需要观察的信号节点列出并选择需要观察的信号节点用此键选择左窗用此键选择左窗中需要的信号中需要的信号进入右窗进入右窗最后点击最后点击“OK”第18页，共64页，编辑于2022年，星期二图图4-9 列出并选择需要观察的信号节点列出并选择需要观察的信号节点(3)设置波形参量。设置波形参量。图图4-10 在在Options菜单中消去网格对齐菜单中消去网格对齐Snap to Grid的选择的选择(消去对勾消去对勾)消去这里的勾，消去这里的勾，以便方便设置以便方便设置输入电平输入电平第19页，共64页，编辑于2022年，星期二(4)设定仿真时间。设定仿真
8、时间。图图4-11 设定仿真时间设定仿真时间选择选择END TIME调整仿真时间调整仿真时间区域。区域。选择选择60微秒微秒比较合适比较合适第20页，共64页，编辑于2022年，星期二(5)加上输入信号。加上输入信号。图图4-12 为输入信号设定必要的测试电平或数据为输入信号设定必要的测试电平或数据(6)波形文件存盘。波形文件存盘。图图4-13 保存仿真波形文件保存仿真波形文件用此键改变仿真用此键改变仿真区域坐标到合适区域坐标到合适位置。位置。点击点击1，使拖黑，使拖黑的电平为高电平的电平为高电平第21页，共64页，编辑于2022年，星期二(7)运行仿真器。运行仿真器。图图4-14 运行仿真器
9、运行仿真器选择仿真器选择仿真器运行仿真器运行仿真器第22页，共64页，编辑于2022年，星期二(8)观察分析半加器仿真波形观察分析半加器仿真波形。图图4-15 半加器半加器h_adder.gdf的仿真波形的仿真波形第23页，共64页，编辑于2022年，星期二(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.图图4-16 打开延时时序分析窗打开延时时序分析窗选择时序分析器选择时序分析器输入输出输入输出时间延迟时间延迟第24页，共64页，编辑于2022年，星期二(10)包装元件入库。包装元件入库。选择菜单选择菜单“Fil
10、eFile”“OpenOpen”，在在“OpenOpen”对话框中选择原理图编辑对话框中选择原理图编辑文件选项文件选项“Graphic Editor FilesGraphic Editor Files”，然后选择然后选择h_adder.gdfh_adder.gdf，重新重新打开半加器设计文件，然后选择如图打开半加器设计文件，然后选择如图4-54-5中中“FileFile”菜单的菜单的“Create Create Default SymbolDefault Symbol”项，将当前文件变成了一个包装好的单一元件项，将当前文件变成了一个包装好的单一元件(Symbol)Symbol)，并被放置在工程
11、路径指定的目录中以备后用。并被放置在工程路径指定的目录中以备后用。第25页，共64页，编辑于2022年，星期二步骤步骤6：引脚锁定：引脚锁定可选择键可选择键8作为半作为半加器的输入加器的输入“a”选择实验电路结构图选择实验电路结构图6选择键选择键7作为半加作为半加器的输入器的输入“b”可选择发光管可选择发光管8作为半加器的作为半加器的进位输出进位输出“co”可选择发光管可选择发光管7作为半加器的作为半加器的和输出和输出“so”第26页，共64页，编辑于2022年，星期二选择实验板上选择实验板上插有的目标器件插有的目标器件目目标标器器件件引引脚脚名名和和引引脚脚号号对对照照表表键键8的引脚名的引
12、脚名键键8的引脚名的引脚名对应的引脚号对应的引脚号第27页，共64页，编辑于2022年，星期二 引脚对应情况引脚对应情况实验板位置实验板位置 半加器信号半加器信号 通用目标器件引脚名通用目标器件引脚名 目标器件目标器件EP1K30TC144引脚号引脚号 1、键、键8：a PIO13 272、键、键7 b PIO12 263、发光管、发光管8 co PIO23 394、发光管、发光管7 so PIO22 38第28页，共64页，编辑于2022年，星期二步骤步骤6：引脚锁定：引脚锁定选择引脚选择引脚锁定选项锁定选项引脚窗引脚窗第29页，共64页，编辑于2022年，星期二此处输入此处输入信号名信号名
13、此处输入此处输入引脚名引脚名按键按键“ADD”即可即可注意引脚属性注意引脚属性错误引脚名将错误引脚名将无正确属性！无正确属性！第30页，共64页，编辑于2022年，星期二再编译一次，再编译一次，将引脚信息写将引脚信息写进去进去第31页，共64页，编辑于2022年，星期二选择编程器，选择编程器，准备将设计准备将设计好的半加器好的半加器文件下载到目文件下载到目器件中去器件中去编程窗编程窗第32页，共64页，编辑于2022年，星期二步骤步骤7：编程下载：编程下载(1)下载方式设定。下载方式设定。图图4-18 设置编程下载方式设置编程下载方式 在编程窗打开在编程窗打开的情况下选择的情况下选择下载方式设
14、置下载方式设置选择此项下选择此项下载方式载方式第33页，共64页，编辑于2022年，星期二步骤步骤7：编程下载：编程下载(1)下载方式设定。下载方式设定。图图4-18 设置编程下载方式设置编程下载方式(2)下载。下载。图图4-19 向向EF1K30下载配置文件下载配置文件下载（配置）下载（配置）成功！成功！第34页，共64页，编辑于2022年，星期二若键若键8、7为高电平为高电平进位进位“co”为为1和和“so”为为0选择电路选择电路模式为模式为“6”模式选择键模式选择键第35页，共64页，编辑于2022年，星期二步骤步骤8：设计顶层文件：设计顶层文件(1)仿照前面的仿照前面的“步骤步骤2”，
15、打开一个新的原理图编辑窗口，打开一个新的原理图编辑窗口图图4-20 在顶层编辑窗中调出已设计好的半加器元件在顶层编辑窗中调出已设计好的半加器元件第36页，共64页，编辑于2022年，星期二(2)完成全加器原理图设计完成全加器原理图设计，并以文件名并以文件名f_adder.gdf存在同一目录中存在同一目录中。(3)将当前文件设置成将当前文件设置成Project，并选择目标器件为并选择目标器件为EPF10K10LC84-4。(4)编译此顶层文件编译此顶层文件f_adder.gdf，然后建立波形仿真文件。然后建立波形仿真文件。图图4-21 在顶层编辑窗中设计好全加器在顶层编辑窗中设计好全加器第37页
16、，共64页，编辑于2022年，星期二(5)对应对应f_adder.gdf的波形仿真文件，参考图中输入信号的波形仿真文件，参考图中输入信号cin、bin和和ain输入信号电平输入信号电平的设置，启动仿真器的设置，启动仿真器Simulator，观察输出波形的情况。观察输出波形的情况。(6)锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。图图4-22 1位全加器的时序仿真波形位全加器的时序仿真波形第38页，共64页，编辑于2022年，星期二4.1.2 设计流程归纳设计流程归纳图图4-23 MAX+plusII一般设计流程一般设计流程第39页
17、，共64页，编辑于2022年，星期二4.1.3 补充说明补充说明1.1.编译窗口的各功能项目块含义编译窗口的各功能项目块含义Compiler Netlist Extractor：将输入的原理图或：将输入的原理图或HDL文件转化成网表文件，文件转化成网表文件，并检查其中的错误。该模块还负责连接顶层设计中的多层设计文件；此外并检查其中的错误。该模块还负责连接顶层设计中的多层设计文件；此外还包含一个内置的用于接受外部标准网表文件阅读器。还包含一个内置的用于接受外部标准网表文件阅读器。Database Builder：将多网表文件转化成单一层次的网表文件。：将多网表文件转化成单一层次的网表文件。Log
18、ic Synthesizer：对设计项目进行逻辑化简、优化和检查逻辑错误。：对设计项目进行逻辑化简、优化和检查逻辑错误。Partitioner：将逻辑项目进行分割，使得项目可以在多个器件中实现。：将逻辑项目进行分割，使得项目可以在多个器件中实现。第40页，共64页，编辑于2022年，星期二2.2.查看适配报告查看适配报告 编译完成后，鼠标双击编译完成后，鼠标双击Fitter适配器下方的适配器下方的rpt小小方柱，可以查看资源适配和引脚使用。方柱，可以查看资源适配和引脚使用。Timing SNF Extractor：从适配器输出的文件中提取时序仿真网表文件，：从适配器输出的文件中提取时序仿真网表
19、文件，留待对设计项目进行仿真测试用。留待对设计项目进行仿真测试用。Fitter：将底层逻辑元件的基本连接关系，在选定的器件中实现。：将底层逻辑元件的基本连接关系，在选定的器件中实现。Assembler：将适配器输出的文件，根据不同的目标器件，产生多种格式的编程：将适配器输出的文件，根据不同的目标器件，产生多种格式的编程/配置文件；如用于配置文件；如用于CPLD或或ROM的的POF编程文件，用于编程文件，用于FPGA直接配置直接配置的的SOF文件，可用于单片机对文件，可用于单片机对FPGA配置的配置的Hex文件等。文件等。第41页，共64页，编辑于2022年，星期二4.2 较复杂电路的原理图设计
20、较复杂电路的原理图设计 2位十进制数字频率计设计位十进制数字频率计设计4.2.1 设计有时钟使能的两位十进制计数器设计有时钟使能的两位十进制计数器(1)(1)设计电路原理图。设计电路原理图。图图4-24 用用74390设计一个有时钟使能的两位十进制计数器设计一个有时钟使能的两位十进制计数器第42页，共64页，编辑于2022年，星期二(2)计数器电路实现计数器电路实现图图4-25 调出元件调出元件74390 图图4-26 从从Help中了解中了解74390的详细功能的详细功能第43页，共64页，编辑于2022年，星期二(3)波形仿真波形仿真图图4-27 两位十进制计数器工作波形两位十进制计数器工
21、作波形第44页，共64页，编辑于2022年，星期二4.2.2 频率计主结构电路设计频率计主结构电路设计图图4-28 两位十进制频率计顶层设计原理图文件两位十进制频率计顶层设计原理图文件第45页，共64页，编辑于2022年，星期二图图4-29 两位十进制频率计测频仿真波形两位十进制频率计测频仿真波形第46页，共64页，编辑于2022年，星期二4.2.3 测频时序控制电路设计测频时序控制电路设计图图4-30 测频时序控制电路测频时序控制电路图图4-31 测频时序控制电路工作波形测频时序控制电路工作波形第47页，共64页，编辑于2022年，星期二4.2.4 频率计顶层电路设计频率计顶层电路设计图图4
22、-32 频率计顶层电路原理图频率计顶层电路原理图(文件：文件：ft_top.gdf)第48页，共64页，编辑于2022年，星期二图图4-33 频率计工作时序波形频率计工作时序波形第49页，共64页，编辑于2022年，星期二4.2.5 设计项目的其他信息和资源配置设计项目的其他信息和资源配置(1)了解设计项目的结构层次了解设计项目的结构层次图图4-34 频率计频率计ft_top项目的设计层次项目的设计层次第50页，共64页，编辑于2022年，星期二(2)了解器件资源分配情况了解器件资源分配情况图图4-35 适配报告中的部分内容适配报告中的部分内容图图4-36 芯芯片片资资源源编编辑辑窗窗第51页
23、，共64页，编辑于2022年，星期二(3)了解设计项目速度了解设计项目速度/延时特性延时特性图图4-37 寄存器时钟特性窗寄存器时钟特性窗图图4-38 信号延时矩阵表信号延时矩阵表第52页，共64页，编辑于2022年，星期二(4)资源编辑资源编辑(5)引脚锁定引脚锁定图图 4-39 Device View窗窗第53页，共64页，编辑于2022年，星期二LCs手工分配：手工分配：图图4-40 适配器设置适配器设置图图4-41 手工分配手工分配LCs第54页，共64页，编辑于2022年，星期二4.3 参数可设置参数可设置LPM兆功能块兆功能块4.3.1 基于基于LPM_COUNTER的数控分频器设
24、计的数控分频器设计图图4-42 数控分频器电路原理图数控分频器电路原理图第55页，共64页，编辑于2022年，星期二当当d3.0=12(即即16进制数：进制数：C)时的工作波形。时的工作波形。图图4-43 数控分频器工作波形数控分频器工作波形第56页，共64页，编辑于2022年，星期二4.3.2 基于基于LPM_ROM的的4位乘法器设计位乘法器设计图图4-44 用用LPM_ROM设计的设计的 4位乘法器原理图位乘法器原理图第57页，共64页，编辑于2022年，星期二(1)用文本编辑器编辑用文本编辑器编辑mif文件文件第58页，共64页，编辑于2022年，星期二图图4-46 LPM_ROM构成的
25、乘法器仿真波形构成的乘法器仿真波形图图4-45 LPM_ROM参数设参数设置窗口置窗口第59页，共64页，编辑于2022年，星期二(2)用初始化存储器编辑窗口编辑用初始化存储器编辑窗口编辑mif文件文件图图4-47 在在Initialize Memory窗口中编辑乘法表地址窗口中编辑乘法表地址/数据数据第60页，共64页，编辑于2022年，星期二4.4 波形输入设计方法波形输入设计方法图图4-48 待设计电路的预设输入输出波形待设计电路的预设输入输出波形图图4-49 打开打开wdf波形文件编辑器波形文件编辑器第61页，共64页，编辑于2022年，星期二图图4-50 输入待设计电路的信号名输入待设计电路的信号名第62页，共64页，编辑于2022年，星期二图图4-51 输入信号名及其端口属性输入信号名及其端口属性第63页，共64页，编辑于2022年，星期二图图4-52 输出时序信号设置输出时序信号设置第64页，共64页，编辑于2022年，星期二