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1、第第4章章 原理图输入设计方法原理图输入设计方法4.1 MAX+plusII原理图输入功能原理图输入功能1、支持多层次设计2、可时序仿真（0.1ns），能发现可能的竞争冒险现象3、能将设计中所有电路和测试文件存储入档4、可编程下载，进行硬件验证注：除原理图输入，其他流程与文本输入（VHDL）相同 优优点点：设计者不需具备编程技术、硬件语言，只要会画原理图即可入门。4.2 MAX+plusII元件库元件库 基本逻辑元件库PRIM：宏功能元件MF：与非门、非门、D触发器等 74系列器件 LPM：兆功能块（类似IP核）本章通过1位全加器的设计介绍：4.3 1位全加器设计位全加器设计原理图输入的设计步
2、骤、元件库的调用、原理图的设计方法、多层次设计方法/元件的包装与调用1位全加器的含义：A+B+CY=SOCO如：1+1+1=11方法1：直接列出真值表，用卡诺图化简得到逻辑表达式，从而画出电路图。ABCSOCO0000000110010100110110010101011100111111SO=ABC+ABC+ABC+ABCCO=BC+AB+AC1位半加器电路构成：A+B=SO+CO 输入输出ABSOCO0000011010101101方法2：设计1位半加器，再组合成需要的全加器SO=AB+AB CO=AB目的：了解多层次的设计方法原理图设计步骤原理图设计步骤步骤步骤1：在：在WINDOWS下
3、为本项工程设计下为本项工程设计建立文件夹。如建立文件夹。如E:MY_PRJ注意：注意：文件夹名不能用中文，且不可带空格。文件夹名不能用中文，且不可带空格。此文件夹将被EDA默认为工作库work library 步骤2：启动Max plus II步骤步骤3：输入设计项目和存盘：输入设计项目和存盘选择原理图编辑器1、新建一个设计文件FILE/NEW2、调入元件、调入元件在空白处点击鼠标右键在空白处点击鼠标右键，弹出窗口中选择“Enter Symbol”PRIM基本硬件库MF宏功能库LPM库选择元件库也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT等库中的元件自动显示将所需元件全部
4、调入原理图编辑窗非门：NOT2输入与门：AND2同或门：XNOR输入引脚：INPUT输出引脚：OUTPUT3、连接原理图将调进来的元件连接成半加器连线工具：连线工具：（连 接/断开、拖拉元件连线是否保持连接）箭头（选取）A（输入文字）折线直线曲线圆放大缩小全图橡皮筋功能技巧删除连线删除连线/元件：点击或用箭头或拖拉选中，元件：点击或用箭头或拖拉选中，再按再按DELETEDELETE键键给给I/OI/O脚改名：双击脚改名：双击PIN NAME/PIN NAME/改名改名将连接好的原理图存盘点击保存注意，要存在自己建立的文件夹中文件名取为：h_adder.gdf步骤步骤4：将设计项目设置成工程文件
5、：将设计项目设置成工程文件(PROJECT)FILEPROJECT将工程设置成当前的文件如果文件没打开或不是最顶层，应用NAME注意指向的路径、文件改变了步骤步骤5：选择目标器件并编译：选择目标器件并编译ASSIGNDEVICE选择器件系列：ACEX1K系列根据实验箱上的元件型号选择，选EP1K30TC144-3注意，要消去Show only Fastest Speed Grades的勾，使所有速度级别的器件都能显示出来步骤步骤6：编译：编译compilerMAX+plus II选择编译器编译窗编译编译START前消去前消去quartus fit项项消去消去Quartus适配操作适配操作Fit
6、ter Settings消去这里的勾Processing按编译窗口的按编译窗口的start注意错误报告注意错误报告和信息窗口和信息窗口Message只有只有Timing characteristic可忽略可忽略(1)建立波形文件。建立波形文件。为仿真测试新建一个文件File /New选择波形编辑器文件步骤步骤7：时序仿真：时序仿真信号名取样点的值取样点(2)输入信号节点输入信号节点从从SNF文件中输入设计文件的信号节点文件中输入设计文件的信号节点NODEENTER NODE FROM SNF点击点击“LIST”SNF文件中文件中的信号节点的信号节点选取选取OK（3）在）在Options菜单中消
7、去网格对齐菜单中消去网格对齐Snap to Grid的选择的选择(消去对勾消去对勾)OPTIONSNAP TO GRID(4)设定仿真时间。设定仿真时间。FILEEND TIME60us(5)编辑输入信号波形编辑输入信号波形用鼠标拖拉选定区域，用鼠标拖拉选定区域，再用工具条设高低电平再用工具条设高低电平放大放大/缩小缩小0/1任意任意/高阻高阻时钟信号时钟信号(6)波形文件存盘。波形文件存盘。(7)运行仿真器。运行仿真器。(8)观察分析半加器仿真波形观察分析半加器仿真波形。(9)为了精确测量半加器输入与输出波形间为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器的延时量，可打开时序分
8、析器.I/O延时时间延时时间(10)包装元件入库。包装元件入库。选择菜单选择菜单“File”“Open”“File”“Open”，在，在“Open”“Open”对话对话框中选择原理图编辑文件选项框中选择原理图编辑文件选项“Graphic Editor“Graphic Editor Files”Files”，然后选择，然后选择h_adder.gdfh_adder.gdf，重新打开半加器，重新打开半加器设计文件，然后选择如图设计文件，然后选择如图4-54-5中中“File”“File”菜单的菜单的“Create Default Symbol”“Create Default Symbol”项，将当前
9、文件变成项，将当前文件变成了一个包装好的单一元件了一个包装好的单一元件(Symbol)(Symbol)，并被放置在工，并被放置在工程路径指定的目录中以备后用。程路径指定的目录中以备后用。步骤步骤8：引脚锁定：引脚锁定方法方法1：手工输入（不好用）：手工输入（不好用）再编译一次，将引脚再编译一次，将引脚信息编译进去信息编译进去 引脚对应情况引脚对应情况半加器信号半加器信号 目标器件目标器件EP1K30TC144引脚号引脚号 a 27b 26co 39so 38步骤步骤9：编程下载：编程下载(1)下载方式设定下载方式设定在编程窗打开在编程窗打开的情况下选择的情况下选择下载方式设置下载方式设置(2)
10、下载下载/编编程程1位全加器设计Ain+Bin+Cin=Cout Sout 结果0011前面已介绍可用卡诺图化简，直接给出表达式。为说明顶层元件调用，用半加器实现：Ain+Bin=C1 S1 00 01 10S1+Cin=C2 SoutC1+C2=Cout（因不可能同时为1）步骤步骤10：设计顶层文件：设计顶层文件(1)仿照前面的仿照前面的“步骤步骤2”，打开一个新的原理图编辑，打开一个新的原理图编辑窗口窗口调出已设计好的半加器元件调出已设计好的半加器元件(2)完成全加器原理图设计完成全加器原理图设计，并以文件名并以文件名f_adder.gdf存在同一目录中存在同一目录中。(3)将当前文件设置
11、成将当前文件设置成Project，并选择目标器件为，并选择目标器件为EPF1K30TC144-3。(4)编译此顶层文件编译此顶层文件f_adder.gdf，然后建立波形仿，然后建立波形仿真文件。真文件。(5)对应对应f_adder.gdf的波形仿真文件，参考图中输的波形仿真文件，参考图中输入信号入信号cin、bin和和ain输入信号电平的设置，启动仿输入信号电平的设置，启动仿真器真器Simulator，观察输出波形的情况。，观察输出波形的情况。(6)锁定引脚、编译并编程下载，硬件实测此全锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。加器的逻辑功能。(4)资源编辑资源编辑(5)引脚锁定引脚锁定图图 4-39 Device View窗窗1、MAXplus/Floorplan Editor 2、Layout/FullScreen无勾 3、Layout/Device View4、Layout/Current Assignment Floorplan拖拉即可