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1、第6章原理图输入设计方法第1页，共37页，编辑于2022年，星期一6.1 6.1 原理图方式设计初步原理图方式设计初步 6.1.1 基本设计步骤基本设计步骤 1.为本项工程设计建立文件夹为本项工程设计建立文件夹 假设本项设计的文件夹取名为假设本项设计的文件夹取名为MY_PRJCT，路径为：路径为：E:MY_PRJCT。第2页，共37页，编辑于2022年，星期一6.1.1 基本设计步骤基本设计步骤 2.输入设计项目和存盘输入设计项目和存盘 第3页，共37页，编辑于2022年，星期一2.输入设计项目和存盘输入设计项目和存盘 图图6-2 将所需元件全部调入原理图编辑窗将所需元件全部调入原理图编辑窗
2、图图6-3 连接好原理图并存盘连接好原理图并存盘 第4页，共37页，编辑于2022年，星期一6.1.1 基本设计步骤基本设计步骤 3.将设计项目设置成工程文件将设计项目设置成工程文件(Project)4.选择目标器件并编译选择目标器件并编译 图图6-4 对工程文件进行编译、综合和适配等操作对工程文件进行编译、综合和适配等操作 第5页，共37页，编辑于2022年，星期一6.1.1 基本设计步骤基本设计步骤 5.时序仿真和包装入库时序仿真和包装入库 图图6-5 半加器半加器h_adder.gdf的仿真波形的仿真波形 第6页，共37页，编辑于2022年，星期一6.1.1 基本设计步骤基本设计步骤 6
3、.设计顶层文件设计顶层文件 图图6-6 在顶层编辑窗中调出已设计好的半加器元件在顶层编辑窗中调出已设计好的半加器元件 第7页，共37页，编辑于2022年，星期一6.1.1 基本设计步骤基本设计步骤 6.设计顶层文件设计顶层文件 图图6-7 在顶层编辑窗中设计好全加器在顶层编辑窗中设计好全加器 图图6-8 1位全加器的时序仿真波形位全加器的时序仿真波形 第8页，共37页，编辑于2022年，星期一6.2 6.2 较复杂电路的原理图设计较复杂电路的原理图设计 6.2.1 设计有时钟使能的两位十进制计数器设计有时钟使能的两位十进制计数器 图图6-9 用用74390设计一个有时钟使能的两位十进制计数器设
4、计一个有时钟使能的两位十进制计数器 第9页，共37页，编辑于2022年，星期一6.2.1 设计有时钟使能的两位十进制计数器设计有时钟使能的两位十进制计数器 图图6-10 调出元件调出元件7439 图图6-11 从从Help中了解中了解74390的详细功能的详细功能 第10页，共37页，编辑于2022年，星期一6.2.1 设计有时钟使能的两位十进制计数器设计有时钟使能的两位十进制计数器 图图6-12 两位十进制计数器工作波形两位十进制计数器工作波形 第11页，共37页，编辑于2022年，星期一6.2.2 频率计主结构电路设计频率计主结构电路设计 图图6-13 两位十进制频率计顶层设计原理图文件两
5、位十进制频率计顶层设计原理图文件 第12页，共37页，编辑于2022年，星期一6.2.2 频率计主结构电路设计频率计主结构电路设计 图图6-14 两位十进制频率计测频仿真波形两位十进制频率计测频仿真波形 第13页，共37页，编辑于2022年，星期一6.2.3 测频时序控制电路设计测频时序控制电路设计 图图6-15 测频时序控制电路测频时序控制电路 第14页，共37页，编辑于2022年，星期一6.2 6.2 较复杂电路的原理图设计较复杂电路的原理图设计 6.2.3 测频时序控制电路设计测频时序控制电路设计图图6-16 测频时序控制电路工作波形测频时序控制电路工作波形 第15页，共37页，编辑于2
6、022年，星期一6.2.4 频率计顶层电路设计频率计顶层电路设计 图图6-17 频率计顶层电路原理图频率计顶层电路原理图(文件：文件：ft_top.gdf)第16页，共37页，编辑于2022年，星期一6.2.4 频率计顶层电路设计频率计顶层电路设计 图图6-18 频率计工作时序波形频率计工作时序波形 第17页，共37页，编辑于2022年，星期一6.3 6.3 参数可设置参数可设置LPMLPM宏功能块应用宏功能块应用 6.3.1 6.3.1 基于基于LPM_COUNTERLPM_COUNTER的数控分频器设计的数控分频器设计 data：置入计数器的并行数据输入；置入计数器的并行数据输入；cloc
7、k：上升沿触发计数时钟输入。上升沿触发计数时钟输入。clk_en：高电平使能所有同步操作输入信号；高电平使能所有同步操作输入信号；updown：计数器加减控制输入。计数器加减控制输入。cin：最低进位输入最低进位输入；aclr：异步清异步清0输入。输入。aset：异步置位输入；异步置位输入；q：计数输出；计数输出；sload：在在clk的上升沿同步并行数据加载输入；的上升沿同步并行数据加载输入；cout：计数进位或借位输出。计数进位或借位输出。LPM_WIDTH：计数器位宽；计数器位宽；cnt_en：计数使能控制，计数使能控制，第18页，共37页，编辑于2022年，星期一6.3.1 6.3.1
8、 基于基于LPM_COUNTERLPM_COUNTER的数控分频器设计的数控分频器设计 图图6-19 数控分频器电路原理图数控分频器电路原理图 第19页，共37页，编辑于2022年，星期一6.3.1 6.3.1 基于基于LPM_COUNTERLPM_COUNTER的数控分频器设计的数控分频器设计 图图6-20 数控分频器工作波形数控分频器工作波形 第20页，共37页，编辑于2022年，星期一6.3 6.3 参数可设置参数可设置LPMLPM宏功能块应用宏功能块应用 6.3.2 6.3.2 基于基于LPM_ROMLPM_ROM的的4 4位乘法器设计位乘法器设计 图图6-21 用用LPM_ROM设计
9、的设计的 4位乘法器原理图位乘法器原理图 第21页，共37页，编辑于2022年，星期一6.3.2 6.3.2 基于基于LPM_ROMLPM_ROM的的4 4位乘法器设计位乘法器设计 图图6-22 LPM_ROM参数设置窗口参数设置窗口 第22页，共37页，编辑于2022年，星期一6.3.2 6.3.2 基于基于LPM_ROMLPM_ROM的的4 4位乘法器设计位乘法器设计 LPM_ROM中作为乘法表的数据文件中作为乘法表的数据文件rom_data.mifWIDTH=8;DEPTH=256;ADDRESS_RADIX=HEX;DATA_RADIX=HEX;CONTENT BEGIN 00:00;
10、01:00;02:00;03:00;04:00;05:00;06:00;07:00;08:00;09:00;10:00;11:01;12:02;13:03;14:04;15:05;16:06;17:07;18:08;19:09;20:00;21:02;22:04;23:06;24:08;25:10;26:12;27:14;28:16;29:18;30:00;31:03;32:06;33:09;34:12;35:15;36:18;37:21;38:24;39:27;40:00;41:04;42:08;43:12;44:16;45:20;46:24;47:28;48:32;49:36;50:00;
11、51:05;52:10;53:15;54:20;55:25;56:30;57:35;58:40;59:45;60:00;61:06;62:12;63:18;64:24;65:30;66:36;67:42;68:48;69:54;70:00;71:07;72:14;73:21;74:28;75:35;76:42;77:49;78:56;79:63;80:00;81:08;82:16;83:24;84:32;85:40;86:48;87:56;88:64;89:72;90:00;91:09;92:18;93:27;94:36;95:45;96:54;97:63;98:72;99:81;END;第2
12、3页，共37页，编辑于2022年，星期一6.3.2 6.3.2 基于基于LPM_ROMLPM_ROM的的4 4位乘法器设计位乘法器设计 图图6-23 LPM_ROM构成的乘法器仿真波形构成的乘法器仿真波形 图图6-23是此乘法器的仿真结果。是此乘法器的仿真结果。第24页，共37页，编辑于2022年，星期一6.3.2 6.3.2 基于基于LPM_ROMLPM_ROM的的4 4位乘法器设计位乘法器设计 图图6-24 在在Initialize Memory窗口中编辑乘法表地址窗口中编辑乘法表地址/数据数据 第25页，共37页，编辑于2022年，星期一6.4 6.4 波形输入设计方法波形输入设计方法
13、图图6-25 待设计电路的预设输入输出波形待设计电路的预设输入输出波形 图图6-26 打开打开wdf波形文件编辑器波形文件编辑器 第26页，共37页，编辑于2022年，星期一6.4 6.4 波形输入设计方法波形输入设计方法 图图6-27 输入待设计电路的信号名输入待设计电路的信号名 第27页，共37页，编辑于2022年，星期一6.4 6.4 波形输入设计方法波形输入设计方法 图图6-28 输入信号名及其端口属性输入信号名及其端口属性 第28页，共37页，编辑于2022年，星期一6.4 6.4 波形输入设计方法波形输入设计方法 图图6-29 输出时序信号设置输出时序信号设置 第29页，共37页，
14、编辑于2022年，星期一习习 题题 6-1 用用74148和与非门实现和与非门实现8421BCD优先编码器。优先编码器。6-2 用用3片片74139组成一个组成一个5-24线译码器。线译码器。6-3 用用74283加加法法器器和和逻逻辑辑门门设设计计实实现现一一位位8421BCD码码加加法法器器电电路路，输输入入输输出出均均是是BCD码码，CI为为低低位位的的进进位位信信号号，CO为为高高位位的的进进位位信信号号，输输入入为为两两个个1位位十十进进制制数数A，输输出出用用S表示。表示。6-4 设设计计一一个个7人人表表决决电电路路，参参加加表表决决者者7人人，同同意意为为1，不不同同意意为为0
15、，同同意意者者过过半半则则表表决决通通过过，绿指示灯亮；表决不通过则红指示灯亮。绿指示灯亮；表决不通过则红指示灯亮。6-5 使使用用prim和和mf库库中中的的元元件件设设计计一一个个周周期期性性产产生生二二进进制制序序列列01001011001的的序序列列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。6-6 用用D触触发发器器构构成成按按循循环环码码(000-001-011-111-101-100-000)规规律律工工作作的的六六进制同步计数器。进制同步计数器。6-7 应用应用4位全加器和位全加器和74
16、374构成构成4位二进制加法计数器。位二进制加法计数器。第30页，共37页，编辑于2022年，星期一习习 题题 6-8 用用74194、74273、D触触发发器器等等器器件件组组成成8位位串串入入并并出出的的转转换换电电路路，要要求求在在转转换换过过程程中中数数据据不不变变，只只有有当当8位位一一组组数数据据全全部部转转换换结结束束后后，输输出出才才变变化化一一次次。如如果果使使用用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？触发器和非门来完成上述功能，应该有怎样的电路？6-9 用用一一片片74163和和两两片片74138构构成成一一个个具具有有12路路脉脉冲冲输输
17、出出的的数数据据分分配配器器。要要求求在在原原理理图图上上标标明明第第1路路到第到第12路输出的位置。若改用一片路输出的位置。若改用一片74195代替以上的代替以上的74163，试完成同样的设计。，试完成同样的设计。6-10 用用同同步步时时序序电电路路对对串串行行二二进进制制输输入入进进行行奇奇偶偶校校验验，每每检检测测5位位输输入入，输输出出一一个个结结果果。当当5位输入中位输入中1的数目为奇数时，在最后一位的时刻输出的数目为奇数时，在最后一位的时刻输出1。6-11 用用7490设计模为设计模为872的计数器，且输出的个位、十位、百位都应符合的计数器，且输出的个位、十位、百位都应符合842
18、1码权重。码权重。6-12 用用74161设计一个设计一个97分频电路，用置分频电路，用置0和置数两种方法实现。和置数两种方法实现。6-13 某某通通信信接接收收机机的的同同步步信信号号为为巴巴克克码码1110010。设设计计一一个个检检测测器器，其其输输入入为为串串行行码码x，输输出出为检测结果为检测结果y，当检测到巴克码时，输出当检测到巴克码时，输出1。第31页，共37页，编辑于2022年，星期一实实 验验 与与 设设 计计 6-16-1 用原理图输入法设计用原理图输入法设计8 8位全加器位全加器(1)实实验验目目的的：熟熟悉悉利利用用MAX+plus的的原原理理图图输输入入方方法法设设计
19、计简简单单组组合合电电路路，掌掌握握层层次次化化设设计计的的方方法法，并并通通过过一一个个8位位全全加加器器的的设设计计把把握握利利用用EDA软软件件进进行行电电子子线路设计的详细流程。线路设计的详细流程。(2)原原理理说说明明：一一个个8位位全全加加器器可可以以由由8个个1位位全全加加器器构构成成，加加法法器器间间的的进进位位可可以以串串行行方方式式实实现现，即即将将低低位位加加法法器器的的进进位位输输出出cout与与相相临临的的高高位位加加法法器器的的最最低低进进位位输输入入信信号号cin相相接。而一个接。而一个1位全加器可以按照位全加器可以按照6.1节介绍的方法来完成。节介绍的方法来完成
20、。(3)实实验验内内容容1：按按照照6.1节节介介绍绍的的方方法法与与流流程程，完完成成半半加加器器和和全全加加器器的的设设计计，包包括括原原理理图图输输入入、编编译译、综综合合、适适配配、仿仿真真、实实验验板板上上的的硬硬件件测测试试，并并将将此此全全加加器器电电路路设设置置成成一一个个硬硬件件符符号号入入库库。键键1、键键2、键键3(PIO0/1/2)分分别别接接ain、bin、cin；发光管发光管D2、D1(PIO9/8)分别接分别接sum和和cout。第32页，共37页，编辑于2022年，星期一实实 验验 与与 设设 计计 6-16-1 用原理图输入法设计用原理图输入法设计8 8位全加
21、器位全加器(4)实实验验内内容容2，建建立立一一个个更更高高的的原原理理图图设设计计层层次次，利利用用以以上上获获得得的的1位位全全加加器器构构成成8位位全全加加器器，并并完完成成编编译译、综综合合、适适配配、仿仿真真和和硬硬件件测测试试。建建议议选选择择电电路路模模式式1，键键2、键键1输输入入8位位加加数数；键键4、键键3输入输入8位被加数；数码位被加数；数码6/5显示加和；显示加和；D8显示进位显示进位cout。(5)思思考考题题：为为了了提提高高加加法法器器的的速速度度，如如何何改改进进以以上上设设计计的的进进位位方式？方式？(6)实实验验报报告告：详详细细叙叙述述8位位加加法法器器的
22、的设设计计流流程程；给给出出各各层层次次的的原原理理图图及及其其对对应应的的仿仿真真波波形形图图；给给出出加加法法器器的的延延时时情情况况；最最后后给给出出硬硬件件测试流程和结果。测试流程和结果。第33页，共37页，编辑于2022年，星期一实实 验验 与与 设设 计计 6-26-2 用原理图输入法设计较复杂数字系统用原理图输入法设计较复杂数字系统(1)(1)实实验验目目的的：熟熟悉悉原原理理图图输输入入法法中中7474系系列列等等宏宏功功能能元元件件的的使使用用方方法法，掌掌握握更更复复杂杂的的原理图层次化设计技术和数字系统设计方法。完成原理图层次化设计技术和数字系统设计方法。完成8 8位十进
23、制频率机的设计。位十进制频率机的设计。(2)(2)原原理理说说明明：利利用用6.26.2节节介介绍绍的的2 2位位计计数数器器模模块块连连接接它它们们的的计计数数进进位位，用用4 4个个计计数数模模块块就就能能完完成成一一个个8 8位位有有时时钟钟使使能能的的计计数数器器；对对于于测测频频控控制制器器的的控控制制信信号号，在在仿仿真真过过程程中中应应该该注注意意它它们们可可能能的的毛毛刺刺现现象象。最最后后按按照照6.26.2节节中中的的设设计计流流程程和方法即可完成全部设计。和方法即可完成全部设计。(3)(3)实实验验内内容容：首首先先完完成成2 2位位频频率率计计的的设设计计，然然后后进进
24、行行硬硬件件测测试试，建建议议选选择择电电路路模模式式2 2，数数码码2 2和和1 1显显示示输输出出频频率率值值，待待测测频频率率F_INF_IN接接clock0clock0；测测频频控控制制时时钟钟CLKCLK接接clock2clock2，若若选选择择clock2 clock2=8Hz8Hz，门门控控信信号号CNT_ENCNT_EN的的脉脉宽宽恰恰好好为为1 1秒秒。然然后后建建立立一一个个新新的的原原理理图图设设计计层层次次，在在完完成成实实验验内内容容1 1的的基基础础上上将将其其扩扩展展为为8 8位位频频率率计，仿真测试该频率计待测信号的最高频率，并与实测的结果进行比较。计，仿真测试
25、该频率计待测信号的最高频率，并与实测的结果进行比较。第34页，共37页，编辑于2022年，星期一实实 验验 与与 设设 计计 6-26-2 用原理图输入法设计较复杂数字系统用原理图输入法设计较复杂数字系统(4)(4)实实验验附附加加题题1 1：完完成成习习题题6-46-4、6-56-5、6-86-8和和习习题题6-96-9的的设设计计和和硬硬件实验件实验验证。验证。(5)(5)实实验验附附加加题题2 2：分分析析图图6-306-30工工作作原原理理、各各元元件件模模块块的的功功能能以以及及各各端端口口信信号号的的功功能能。完完成成该该图图所所示示电电路路的的设设计计和和时时序序仿仿真真，并并说
26、说明该电路明该电路功能，给出其仿真波形和硬件测试方法。功能，给出其仿真波形和硬件测试方法。(6)(6)实实验验报报告告：给给出出各各层层次次的的原原理理图图、工工作作原原理理、仿仿真真波波形形图图和和分析，详述硬件实验过程和实验结果。分析，详述硬件实验过程和实验结果。第35页，共37页，编辑于2022年，星期一图图6-30 实验实验6-30电路原理图电路原理图 第36页，共37页，编辑于2022年，星期一实实 验验 与与 设设 计计 6-36-3 LPMLPM模块使用模块使用(1)(1)实验目的：实验目的：掌握掌握LPMLPM模块的参数设置方法以及设计和应用方法。模块的参数设置方法以及设计和应
27、用方法。(2)(2)原理说明：原理说明：数控分频器和乘法器的设计原理已在数控分频器和乘法器的设计原理已在6.36.3节中作了详细描述。节中作了详细描述。(3)(3)实实验验内内容容1 1：按按照照6.36.3节节介介绍绍的的流流程程和和设设计计原原理理，分分别别使使用用LPM_COUNTERLPM_COUNTER和和LPM_ROMLPM_ROM设计设计8 8位数控分频器和位数控分频器和4 4位乘法器。然后进行波形仿真和硬件测试。位乘法器。然后进行波形仿真和硬件测试。(4)(4)实实验验内内容容2 2：按按照照以以上上流流程程和和要要求求分分别别对对LPMLPM库库中中的的LPM_FIFOLPM_FIFO、乘乘法法器器LPM_MULTLPM_MULT、双口随机存储器双口随机存储器LPM_RAM_DQLPM_RAM_DQ和移位寄存器和移位寄存器LPM_SHIFTREGLPM_SHIFTREG进行仿真测试与硬件实验验证。进行仿真测试与硬件实验验证。(5)(5)实验报告：实验报告：按照实验按照实验6-26-2的要求完成实验报告。的要求完成实验报告。第37页，共37页，编辑于2022年，星期一