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1、第六章原理图输入设计方法第1页，共65页，编辑于2022年，星期三本章以设计示例介绍原理图输入设计方法。本章以设计示例介绍原理图输入设计方法。元件库：元件库：基本逻辑元件库基本逻辑元件库prim：与与/或或/非、触发器、输入输出等非、触发器、输入输出等宏功能元件库宏功能元件库mf：74系列器件系列器件参数可设置兆功能块元件库参数可设置兆功能块元件库mega_lpm：ROM/FF等等第第6章章 原理图输入设计方法原理图输入设计方法优势：优势：多层次设计、功能和时序仿真、随时更改设计多层次设计、功能和时序仿真、随时更改设计方案、编译和下载在方案、编译和下载在FPGA/CPLD上进行硬件测试验证。上
2、进行硬件测试验证。第2页，共65页，编辑于2022年，星期三6.1 1位全加器设计向导位全加器设计向导6.1.1 基本设计步骤基本设计步骤步骤步骤1：为本项工程设计建立文件夹：为本项工程设计建立文件夹注意：注意：文件夹名不能用中文，且不可带空格。文件夹名不能用中文，且不可带空格。第3页，共65页，编辑于2022年，星期三1.为设计全加器新建一个文件夹作工作库2.文件夹名取为My_prjct。注意：不可用中文！第4页，共65页，编辑于2022年，星期三步骤步骤2：输入设计项目和存盘：输入设计项目和存盘图图6-1 进入进入MAX+plusII，建立一个新的设计文件建立一个新的设计文件2.使用原理图
3、输入方法设计，必须选择打开原理图编辑器1.新建一个设计文件第5页，共65页，编辑于2022年，星期三图图6-2 元件输入对话框元件输入对话框1.在这里用鼠标右键产生此窗，并选择“Enter Symbol”输入一个元件2.用鼠标双击这基本元件库3.基本元件库中的各种逻辑元件4.或在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT第6页，共65页，编辑于2022年，星期三图图6-3 将所需元件全部调入原理图编辑窗将所需元件全部调入原理图编辑窗图图6-4 连接好的原理图连接好的原理图输出引脚：OUTPUT输入引脚：INPUT将他们连接成半加器第7页，共65页，编辑于2022年，星期三图图
4、6-5 连接好原理图并存盘连接好原理图并存盘1.点击这里2.文件名取为h_adder.gdf注意，要存在自己建立的文件夹中第8页，共65页，编辑于2022年，星期三步骤步骤3：将设计项目设置成工程文件：将设计项目设置成工程文件(project)1.点击这里2.选择此项，将当前的原理图设计文件设置成工程3.注意此路径指向的改变图图6-6 将当前设计文件设置成工程文件将当前设计文件设置成工程文件第9页，共65页，编辑于2022年，星期三注意，此路径指向当前的工程！第10页，共65页，编辑于2022年，星期三步骤步骤4：选择目标器件并编译：选择目标器件并编译（机房可不选目标器件而直接编译）（机房可不
5、选目标器件而直接编译）图图6-7 选择最后实现本项设计的目标器件选择最后实现本项设计的目标器件1.选择这里2.器件系列选择窗，选择ACEX1K系列4.按实验板上的目标器件型号选择，选EP1K100QC208-33.消去这里的勾，以便使所有速度级别的器件都能显示出来第11页，共65页，编辑于2022年，星期三 图图6-8 对工程文件进行编译、综合和适配等操作对工程文件进行编译、综合和适配等操作1.选择编译器2.编译窗第12页，共65页，编辑于2022年，星期三图图6-9 消去消去Quartus适配操作适配操作1.选择此项2.消去这里的勾第13页，共65页，编辑于2022年，星期三完成编译！完成编
6、译！第14页，共65页，编辑于2022年，星期三步骤步骤5：时序仿真和包装入库：时序仿真和包装入库(1)建立波形文件。建立波形文件。1.选择此项，为仿真测试新建一个文件2.选择波形编辑器文件第15页，共65页，编辑于2022年，星期三(2)输入信号节点。输入信号节点。从从SNF文件中输入设计文件的信号节点文件中输入设计文件的信号节点1.从SNF文件中输入设计文件的信号节点3.点击“LIST”2.SNF文件中的信号节点第16页，共65页，编辑于2022年，星期三列出并选择需要观察的信号节点列出并选择需要观察的信号节点1.用此键选择左中需要的信号进入右窗2.最后点击“OK”第17页，共65页，编辑
7、于2022年，星期三(3)设置波形参量。设置波形参量。图图6-10 在在Options菜单中消去网格对齐菜单中消去网格对齐Snap to Grid的选择的选择(消去对勾消去对勾)消去这里的勾，以便方便设置输入电平第18页，共65页，编辑于2022年，星期三(4)设定仿真时间。设定仿真时间。图图6-11 设定仿真时间设定仿真时间1.选择END TIME调整仿真时间区域2.选择60微秒比较合适第19页，共65页，编辑于2022年，星期三(5)加上输入信号。加上输入信号。图图6-12 为输入信号设定必要的测试电平或数据为输入信号设定必要的测试电平或数据(6)波形文件存盘。波形文件存盘。图图6-13
8、保存仿真波形文件保存仿真波形文件用此键改变仿真区域坐标到合适位置。p98点击1，使拖黑的电平为高电平第20页，共65页，编辑于2022年，星期三(7)运行仿真器。运行仿真器。图图6-14 运行仿真器运行仿真器选择仿真器运行仿真器第21页，共65页，编辑于2022年，星期三(8)观察分析半加器仿真波形观察分析半加器仿真波形。图图6-15 半加器半加器h_adder.gdf的仿真波形的仿真波形第22页，共65页，编辑于2022年，星期三(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.图图6-16 打开延时时序分析窗打开
9、延时时序分析窗选择时序分析器输入输出时间延迟第23页，共65页，编辑于2022年，星期三(10)包装元件入库。包装元件入库。选择菜选择菜单单“File”/“Open”出来出来“Open”对话框对话框选选择择“Graphic Editor Files”选择选择h_adder.gdf，打开半加打开半加器设计文件器设计文件再再选择选择“File”/“Create Default Symbol”将当前文件变成了一个包装好的单一元件将当前文件变成了一个包装好的单一元件(Symbol)，并被并被放置在工程路径指定的目录中以备后用放置在工程路径指定的目录中以备后用(.sym)。第24页，共65页，编辑于20
10、22年，星期三 引脚对应情况引脚对应情况实验板位置实验板位置 半加器信号半加器信号 目标器件目标器件EP1K100QC208-3引脚号引脚号 1、键、键1：a 942、键、键2 b 953、数码管、数码管1_a co 1424、数码管、数码管2_a so 158步骤步骤6：引脚锁定：引脚锁定第25页，共65页，编辑于2022年，星期三步骤步骤6：引脚锁定：引脚锁定（机房可省略）（机房可省略）选择引脚锁定选项引脚窗第26页，共65页，编辑于2022年，星期三此处输入信号名此处输入引脚名按键“ADD”即可注意引脚属性错误引脚名将无正确属性！第27页，共65页，编辑于2022年，星期三再编译一次，将
11、引脚信息进去第28页，共65页，编辑于2022年，星期三选择编程器，准备将设计好的半加器文件下载到目器件中去编程窗第29页，共65页，编辑于2022年，星期三步骤步骤7：编程下载：编程下载（实验室用厂家配送的下载软件（实验室用厂家配送的下载软件CPLD）(1)下载方式设定。下载方式设定。图图6-18 设置编程下载方式设置编程下载方式 在编程窗打开的情况下选择下载方式设置选择此项下载方式第30页，共65页，编辑于2022年，星期三步骤步骤7：编程下载：编程下载(1)下载方式设定。下载方式设定。图图4-18 设置编程下载方式设置编程下载方式(2)下载。下载。图图6-19 向向EF1K100下载配置
12、文件下载配置文件下载（配置）成功！第31页，共65页，编辑于2022年，星期三步骤步骤8：设计顶层文件：设计顶层文件(1)仿照前面的仿照前面的“步骤步骤2”，打开一个新的原理图编辑窗口，打开一个新的原理图编辑窗口图图6-20 在顶层编辑窗中调出已设计好的半加器元件在顶层编辑窗中调出已设计好的半加器元件第32页，共65页，编辑于2022年，星期三(2)完成全加器原理图设计完成全加器原理图设计，并以文件名并以文件名f_adder.gdf存在同一目录中存在同一目录中。(3)将当前文件设置成将当前文件设置成Project，并选择目标器件为并选择目标器件为EP1K100QC208-3。(4)编译此顶层文
13、件编译此顶层文件f_adder.gdf，然后建立波形仿真文件。然后建立波形仿真文件。图图6-21 在顶层编辑窗中设计好全加器在顶层编辑窗中设计好全加器第33页，共65页，编辑于2022年，星期三(5)对应对应f_adder.gdf的波形仿真文件，参考图中输入信号的波形仿真文件，参考图中输入信号cin、bin和和ain输入信号电平输入信号电平的设置，启动仿真器的设置，启动仿真器Simulator，观察输出波形的情况。观察输出波形的情况。(6)锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。图图6-22 1位全加器的时序仿真波形位全加器的
14、时序仿真波形第34页，共65页，编辑于2022年，星期三6.1.2 设计流程归纳设计流程归纳图图6-23 MAX+plusII一般设计流程一般设计流程第35页，共65页，编辑于2022年，星期三6.1.3 补充说明（补充说明（自学自学）1.编译窗口的各功能项目块含义（编译窗口的各功能项目块含义（p104）Compiler Netlist ExtractorDatabase BuilderLogic SynthesizerPartitionerTiming SNF ExtractorFitterAssembler2.查看适配报告（查看适配报告（p100）编译器网表文件提取器编译器网表文件提取器基
15、本编译文件建立器基本编译文件建立器逻辑综合器逻辑综合器逻辑分割器逻辑分割器适配器适配器时序仿真网表文件提取器时序仿真网表文件提取器装配器装配器第36页，共65页，编辑于2022年，星期三n复习复习 qp92 _4.4节，节，p152-156 n预习预习qp156_6.2n下次课上课地点下次课上课地点q本楼本楼205机房机房第37页，共65页，编辑于2022年，星期三步骤步骤1 1：为本项工程设计建立文件夹。：为本项工程设计建立文件夹。myprject/f_adder/h_adder.gdf 注意注意：文件夹名不能用中文，且不可带空格。：文件夹名不能用中文，且不可带空格。步骤步骤2：输入设计项目
16、和存盘：输入设计项目和存盘(注意要注意要save as)步骤步骤3：将设计项目设置成工程文件：将设计项目设置成工程文件(preject)步骤步骤4：选择目标器件并编译（不选择目标器件编译）：选择目标器件并编译（不选择目标器件编译）步骤步骤5：时序仿真（功能仿真）：时序仿真（功能仿真）建立波形文件建立波形文件/输入信号节点输入信号节点/设置波形参量设置波形参量/设置仿真时设置仿真时间间/加输入信号加输入信号/存盘（存盘（与与gdf同一目录同一目录）/运行仿真器运行仿真器/分析结果分析结果步骤步骤6：引脚锁定：引脚锁定步骤步骤7：编程下载：编程下载步骤步骤8：设计顶层文件。完成全加器原理图设计，并
17、以文：设计顶层文件。完成全加器原理图设计，并以文件名件名f_adder.gdf存在同一目录中。存在同一目录中。省略省略1位全加器设计向导基本设计步骤位全加器设计向导基本设计步骤详细可参考详细可参考p92 _4.4节节p152-156 第38页，共65页，编辑于2022年，星期三实实 验验 实验实验6-1 用原理图输入设计用原理图输入设计8位全加器位全加器(1)实实验验目目的的：熟熟悉悉利利用用MAX+plus的的原原理理图图输输入入方方法法设设计计简简单单组组合合电电路路，掌掌握握层层次次化化设设计计的的方方法法，并并通通过过一一个个8位位全全加加器器的的设设计计把把握握利利用用EDA软软件件
18、进进行行电电子子线线路路设设计计的的详详细细流流程程。学学会会对对实实验验板板上上的的FPGA/CPLD进进行行编编程程下下载载，硬硬件件验验证证自自己的设计项目。己的设计项目。(2)原原理理说说明明：一一个个8位位全全加加器器可可以以由由8个个1位位全全加加器器构构成成，加加法法器器间间的的进进位位可可以以串串行行方方式式实实现现，即即将将低低位位加加法法器器的的进进位位输输出出cout与与相相邻邻的的高高位位加加法法器器的的最最低低进进位位输输入入信信号号cin相相接接。而而一一个个1位位全全加器可以按照本章第一节介绍的方法来完成。加器可以按照本章第一节介绍的方法来完成。第39页，共65页
19、，编辑于2022年，星期三实验实验6-1 用原理图输入设计用原理图输入设计8位全加器位全加器(3)实实验验内内容容1：完完全全按按照照本本章章第第1节节介介绍绍的的方方法法与与流流程程，完完成成半半加加器器和和全全加加器器的的设设计计，包包括括原原理理图图输输入入、编编译译、综综合合、适适配配、仿仿真真、实实验验板板上上的的硬硬件件测测试试，并并将将此此全全加加器器电电路路设设置置成一个硬件符号入库。成一个硬件符号入库。(4)实实验验内内容容2：建建立立一一个个更更高高的的原原理理图图设设计计层层次次，利利用用以以上上获获得得的的1位位全全加加器器构构成成8位位全全加加器器，并并完完成成编编译
20、译、综综合、适配、仿真和硬件测试。合、适配、仿真和硬件测试。第40页，共65页，编辑于2022年，星期三(5)思思考考题题：为为了了提提高高加加法法器器的的速速度度，如如何何改改进进以以上上设设计计的进位方式？的进位方式？实验实验6-1 用原理图输入设计用原理图输入设计8位全加器位全加器(6)实实验验报报告告：详详细细叙叙述述8位位加加法法器器的的设设计计流流程程；给给出出各各层层次次的的原原理理图图及及其其对对应应的的仿仿真真波波形形图图；给给出出加加法法器器的的延延时时情情况况；最最后后给给出出硬件测试流程和结果。硬件测试流程和结果。第41页，共65页，编辑于2022年，星期三一、频率计顶
21、层电路设计一、频率计顶层电路设计图图6-17 频率计顶层电路原理图频率计顶层电路原理图(文件：文件：ft_top.gdf)6.2 2位十进制数字频率计设计位十进制数字频率计设计132第42页，共65页，编辑于2022年，星期三1、设计有时钟使能的两位十进制计数器、设计有时钟使能的两位十进制计数器(1)(1)设计电路原理图设计电路原理图图图6-9 用用74390设计一个有时钟使能的两位十进制计数器设计一个有时钟使能的两位十进制计数器(文件：文件：conter8.gdf)第43页，共65页，编辑于2022年，星期三(2)计数器电路实现计数器电路实现图图6-10 调出元件调出元件74390 图图6-
22、11 从从Help中了解中了解74390的详细功能的详细功能第44页，共65页，编辑于2022年，星期三(3)波形仿真波形仿真图图6-12 两位十进制计数器工作波形两位十进制计数器工作波形第45页，共65页，编辑于2022年，星期三用此键改变仿真区域坐标到合适位置。点击1，使拖黑的电平为高电平先点击b，将其点为黑色然后先点击此处将弹出时钟周期设置窗设置输入信号b的周期为800ns第46页，共65页，编辑于2022年，星期三2、频率计主结构电路设计、频率计主结构电路设计图图6-28 两位十进制频率计顶层设计原理图文件两位十进制频率计顶层设计原理图文件第47页，共65页，编辑于2022年，星期三图
23、图6-29 两位十进制频率计测频仿真波形两位十进制频率计测频仿真波形第48页，共65页，编辑于2022年，星期三3、测频时序控制电路设计、测频时序控制电路设计图图6-15 测频时序控制电路测频时序控制电路图图6-16 测频时序控制电路工作波形测频时序控制电路工作波形第49页，共65页，编辑于2022年，星期三图图6-18 频率计工作时序波形频率计工作时序波形第50页，共65页，编辑于2022年，星期三6.2.5 设计项目的其他信息和资源配置设计项目的其他信息和资源配置(1)了解设计项目的结构层次了解设计项目的结构层次图图6-34 频率计频率计ft_top项目的设计层次项目的设计层次第51页，共
24、65页，编辑于2022年，星期三(2)了解器件资源分配情况了解器件资源分配情况图图6-35 适配报告中的部分内容适配报告中的部分内容图图6-36 芯芯片片资资源源编编辑辑窗窗第52页，共65页，编辑于2022年，星期三(3)了解设计项目速度了解设计项目速度/延时特性延时特性图图6-37 寄存器时钟特性窗寄存器时钟特性窗图图6-38 信号延时矩阵表信号延时矩阵表第53页，共65页，编辑于2022年，星期三(4)资源编辑资源编辑(5)引脚锁定引脚锁定图图6-39 Device View窗窗第54页，共65页，编辑于2022年，星期三LCs手工分配：手工分配：图图6-40 适配器设置适配器设置图图6
25、-41 手工分配手工分配LCs第55页，共65页，编辑于2022年，星期三6.3 参数可设置参数可设置LPM兆功能块兆功能块6.3.1 基于基于LPM_COUNTER的数控分频器设计的数控分频器设计图图6-42 数控分频器电路原理图数控分频器电路原理图第56页，共65页，编辑于2022年，星期三当当d3.0=12(即即16进制数：进制数：C)时的工作波形。时的工作波形。图图6-43 数控分频器工作波形数控分频器工作波形第57页，共65页，编辑于2022年，星期三6.3.2 基于基于LPM_ROM的的4位乘法器设计位乘法器设计图图6-44 用用LPM_ROM设计的设计的 4位乘法器原理图位乘法器
26、原理图第58页，共65页，编辑于2022年，星期三(1)用文本编辑器编辑用文本编辑器编辑mif文件文件第59页，共65页，编辑于2022年，星期三图图6-46 LPM_ROM构成的乘法器仿真波形构成的乘法器仿真波形图图6-45 LPM_ROM参数设置窗口参数设置窗口第60页，共65页，编辑于2022年，星期三(2)用初始化存储器编辑窗口编辑用初始化存储器编辑窗口编辑mif文件文件图图6-47 在在Initialize Memory窗口中编辑乘法表地址窗口中编辑乘法表地址/数据数据第61页，共65页，编辑于2022年，星期三6.4 波形输入设计方法波形输入设计方法图图6-48 待设计电路的预设输入输出波形待设计电路的预设输入输出波形图图6-49 打开打开wdf波形文件编辑器波形文件编辑器第62页，共65页，编辑于2022年，星期三图图6-50 输入待设计电路的信号名输入待设计电路的信号名第63页，共65页，编辑于2022年，星期三图图6-51 输入信号名及其端口属性输入信号名及其端口属性第64页，共65页，编辑于2022年，星期三图图6-52 输出时序信号设置输出时序信号设置第65页，共65页，编辑于2022年，星期三