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1、电工电子技术项目项目十一电子课件项目十一项目十一 时序逻辑电路及其应用时序逻辑电路及其应用任务二 电路的基本物理量的计算与测量任务一触发器及其应用任务二计数器及其应用技能训练触发器的功能验证与转换任务二 电路的基本物理量的计算与测量任务三集成555定时器及其应用技能训练计数译码显示电路的安装与调试技能训练555定时器的应用任务一触发器及其应用组合电路和时序电路组成了数字电路的两大门类，门电路是组合电路的基本单元，触发器是时序电路的基本单元。某些电路的输出状态不仅取决于当前的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路仍然保持状态不变，这种具有存储记忆功能的电路称为时序逻辑电路。触
2、发器按其稳定工作状态可分为双稳态触发器、单稳态触发器和无稳态触发器（多谐振荡器）等。双稳态触发器是一种具有记忆功能的逻辑单元电路，它能储存一位二进制代码。它具有如下特点：（1）双稳态触发器具有两种稳定状态“0”态和“1”态。（2）双稳态触发器能根据输入信号将触发器置成“0”态或“1”态。（3）双稳态触发器在输入信号消失后，以前被置成“0”或“1”的状态能够保存下来，即具有记忆功能。双稳态触发器按其逻辑功能可分为RS触发器、JK触发器和D触发器等；按其结构可分为主从触发器和边沿触发器。一、基本RS触发器基本RS触发器可由两个“与非”门电路交叉连接而成，如图11-1所示。图11-1基本RS触发器任
3、务一触发器及其应用图11-1中，A、B为两个“与非”门，Q与是两个互补的输出端；RD和D是两个输入端，中间的交叉线为反馈线。如图11-2所示为基本RS触发器的电路逻辑符号：输出端Q与两者的逻辑状态在正常情况下输出信号互为相反，即触发器的两种稳定状态：一种状态是Q=1，=0，这种状态称为置位状态（也称“1”态）；另一种状态是Q=0，=1，这种状态称为复位状态（也称“0”态）。与两种状态相对应的输入端分别称为直接置位端（也称直接置“1”端）SD端和直接复位端（也称直接置“0”端）RD端。图11-2基本RS触发器电路逻辑符号任务一触发器及其应用基本RS触发器的输出端与输入端的逻辑关系如下：（1）输入
4、端RD=0，SD=1。假设触发器的初始状态为“1”态，即Q=1，Q=0。RD=0指的是在输入端RD加一个负脉冲，SD=1指在输入端SD加一个正脉冲，这时“与非”门 A有一个输入端为“0”，其输出端变为“1”；而“与非”门B的两个输入端均为“1”，其输出端Q变为0。这种情况下，若触发器的初态为“1”态时，它会翻转为“0”态，但如果触发器的初态为“0”态，它仍然保持“0”态不变。（2）输入端RD=1，SD=0。假设触发器的初始状态为“0”态，即Q=0，Q=1。这时“与非”门B有一个输入端为“0”，其输出端Q变为“1”，而“与非”门 A的两个输入端均为“1”，其输出端变为0。这种情况下，若触发器的初
5、态为“0”态时，它会翻转为“1”态，但如果触发器的初态为“0”态，它仍然保持“0”态不变，但如果触发器的初态为“1”态，它仍然保持“1”态不变。任务一触发器及其应用（3）输入端RD=1，SD=1。若输入端RD=1，SD=1时，则触发器保持原状态不变，即触发器原来是“0”态，这时仍然是“0”态，原来是“1”态，这时仍然是“1”态。（4）输入端RD=0，SD=0。若触发器两个输入端RD和SD均加负脉冲信号时，两个“与非”门输出都为“1”，这就达不到Q与的状态应该相反的逻辑要求。而且，在负脉冲除去后，触发器将会由各种偶然因素决定其最终状态，因此这种情况在基本RS触发器中是禁止出现的。综上所述，基本R
6、S触发器有两种稳定状态，它可能通过输入端进行直接置位或复位，并且具有存储或记忆的功能。在直接置位端加负脉冲（SD=0）时，可直接置位；在直接复位端加负脉冲（RD=0），可直接实现复位。如果直接置位端和直接复位端都是“1”，则可保持触发器的原状态不变，实现存储和记忆功能。值得注意的是，直接置位端和复位端不能同时加负脉冲，这是基本RS触发器的约束条件。任务一触发器及其应用触发器输入信号之前的状态称为现态，用Qn来表示，触发器在接受信号之后所处新的状态称为次态，用Qn+1表示，次态Qn+1与输入及现态Qn之间的逻辑关系称为特性方程，如基本RS触发器的特性方程为任务一触发器及其应用基本RS触发器的特性
7、表如表11-1所示。任务一触发器及其应用二、同步RS触发器基本RS触发器的状态改变直接由输入信号控制。而在实际应用中，常常要求触发器的状态变化根据一定的时拍按各自输入的信号进行变化，这个时拍由外加的一定频率的时钟脉冲来控制，这种触发器称为时钟触发器。由于此触发器的状态改变与时钟脉冲同步，所以又称为同步触发器。同步RS触发器的电路逻辑图如图11-3所示。图11-3同步RS触发器逻辑电路图任务一触发器及其应用图11-3同步RS触发器与图11-1基本RS触发器相比较，可发现同步RS触发器是在基本RS触发器的基础上，增加了两个“与非”门C、D作为控制门，CP为时钟脉冲。时钟信号是一个周期性的方波信号，
8、如图11-4所示。图11-4时钟脉冲任务一触发器及其应用当时钟信号处于负脉冲，即CP0时，控制门C、D被封锁，同步RS触发器保持原有状态不变；当时钟信号处于正脉冲，即CP1时，控制门打开，触发器接受输入信号，电路的工作情况与基本RS触发器一样，也就是说RS触发器受时钟脉冲控制。同步RS触发器的电路逻辑符号如图11-5所示。CP=0时，同步RS触发器的特性方程无效；CP1时，同步RS触发器的特性方程为(a)曾用逻辑符号 (b)国际逻辑符号图11-5同步RS触发器的电路逻辑符号任务一触发器及其应用同步RS触发器的特性表如表11-2所示。任务一触发器及其应用同步RS触发器的波形图如图11-6所示。提
9、示：同步RS触发器除了存在状态不确定的缺点外，还存在空翻现象。所谓空翻就是指在较宽的时钟脉冲作用时，由于R、S的状态再次发生变化而引起触发器状态重新翻转的现象。显然，空翻现象会造成逻辑上的混乱，使电路无法正常工作。图11-6同步RS触发器波形图任务一触发器及其应用三、主从触发器1.主从RS触发器主从触发器由两个同步RS触发器以及两个相反的时钟脉冲组成，如图11-7所示。图11-7主从RS触发器逻辑电路图任务一触发器及其应用图11-7中，由A、B、C、D四个“与非”门组成的同步触发器，称为从触发器；由E、F、G、H四个“与非”门触发器组成另一个同步触发器，称为主触发器。时钟脉冲CP直接控制主触发
10、器，并通过反相器I门，以CP控制从触发器。主从RS触发器的工作原理如下：（1）当CP=1，即时钟脉冲为正脉冲时，G、H“与非”门打开，主触发器接收R、S端的信号，并发生相应的动作，由于CP=0，所以C、D“与非”门被封锁，使从触发器不起作用，从而整个触发器保持原有状态不变。（2）当CP=0，即时钟脉冲回到负脉冲时，G、H“与非”门被封锁，主触发器不发生动作，其状态保持不变，此时CP=1，所以C、D“与非”门打开，使从触发器发生作用，从而导致整个触发器处于某一确定状态。任务一触发器及其应用从工作原理分析可知，由“与非”门构成的主从RS触发器的特性方程应与“与非”门构成的同步RS触发器相同，其特性
11、方程为从工作原理分析可知，主从触发器状态的翻转发生在CP脉冲的下降沿，即CP由1跳变到0时刻。在CP=1期间，触发器的状态保持不变，因此，一个时钟脉冲中，触发器状态至多改变一次，从而解决了同步RS触发器的空翻问题。主从RS触发器的电路逻辑符号如图11-8所示。(a)曾经用过的逻辑符号 (b)国标符号图11-8主从RS触发器的电路逻辑符号任务一触发器及其应用2.主从JK触发器1）电路组成和符号基本RS触发器、同步RS触发器以及主从RS触发器都受约束条件RS=0的限制，即禁止R、S同时为1的情况出现，否则触发器的状态就不确定。主从JK触发器不受约束条件的限制，其逻辑电路图如图11-9所示。图11-
12、9中，J、K为信号输入端，CP为时钟脉冲，与主从触发器相比较，主从JK触发器把S输入端改为J输入端，把R输入端改为K输入端，同时又把输出端引回到H门的输入端，把输入端引回到G门输入端，这样就避免了在输入端全是1的不确定情况，从而解决不受约束条件限制的问题。主从JK触发器的电路逻辑符号如图11-10所示。任务一触发器及其应用图11-9主从JK触发器的逻辑电路图(a)曾经用过的逻辑符号 (b)国标符号图11-10主从JK触发器的逻辑符号任务一触发器及其应用2）工作原理主从JK触发器的工作原理与主从RS触发器的工作原理基本相似。分析图11-9可知，主触发器中G、H两门的输入信号，除CP之外还有J和K
13、控制信号以及反馈回来的输出信号，即G门的输入为J、Qn、CP，H门的输入为K、Qn、CP。与主从RS触发器电路比较可得两者输入端的关系为主从JK触发器的特性方程为从图11-9和式(11-5)可知，当输入端J和K同时为1时，Qn+1=Qn，Qn+1=Qn，可见主从JK触发器避免了约束条件的限制。任务一触发器及其应用四、边沿D触发器1.电路组成和符号主从RS触发器和主从JK触发器都是主从式的，本节介绍边沿触发器。负跳沿触发的主从触发器，要求在CP正脉冲时，加入输入信号，若此时有干扰信号，就会影响触发器的状态，而边沿触发器只对CP跳跃边沿的输入信号发生作用，这样干扰机会大大减少。边沿D触发器的逻辑电
14、路图如图11-11所示。图11-11边沿D触发器的逻辑电路图任务一触发器及其应用图11-11中，边沿D触发器由六个“与非”门电路组成，其中A、B门组成基本RS触发器电路，C、D、E、F门组成引导电路，D为信号输入端，CP为时钟脉冲控制端。为了方便讨论边沿D触发器的工作原理，设C、D、E、F的输出分别为Z1、Z2、Z3、Z4。边沿 D触发器的电路符号如图11-12所示。图11-12边沿D触发器的电路逻辑符号任务一触发器及其应用2.边沿D触发器工作原理（1）当脉冲CP0时，C、D“与非”门被封锁，其对应的输出Z1Z21，与整个触发器D端的输入信号无关，这时由A、B门所组成的基本RS触发器保持原来状
15、态。（2）当脉冲信号由CP=0转变为CP1，即上升沿到来时，若D1，则D门封锁，C门打开，其过程为任务一触发器及其应用此时的Z1=0信号去向有三路：一路是送到 A门，使触发器置1；二路是送到D门，将D门封锁，阻止Z2变成低电平，产生阻塞置“0”信号；三路是送到E门，以保证E门的输出Z31，这样使得CP1期间，维持Z10，即维持置“1”信号。所以将C门输出端连接到E门输入端的连线称为维持置“1”线，将C门输出端连接到D门的连线称为阻塞置“0”线。显然，Z10送至D门和E门的输入端，产生边沿作用之后，无论D信号怎样变化，对触发器的“1”状态不会有影响。（3）当脉冲信号由CP=0转变为CP1，即上升
16、沿到来时，若D0，则D门打开，C门封锁，CP时钟信号只能进入D门，所以有任务一触发器及其应用此时的Z2=0信号去向有两路：一路是送到B门，使触发器置0；二路是送到F门，将F门封锁，保证Z4=1，从而维持Z20，即维持置“0”信号，同时Z4=1又会使Z3继续为低电平，阻止Z10,即阻塞产生置“1”信号。所以，D门的输出端连接到F门输入端的连线既起维持置“0”线的作用，又起阻塞置“1”线的作用。这样，一旦Z20的信号送至F门，D门的输入信号就会被拒之门外，无论D端信号如何改变都不会影响触发器的状态。综上所述，在CP上升沿到来时，如果D=1，则触发器置“1”；反之，如果D=0，则触发器就置“0”，故
17、D触发器的特征方程为Qn+1=Dn（CP上升沿到来后有效）（11-8）任务一触发器及其应用由于边沿结构的触发器只接受CP上升沿到来时D端的信号，并且翻转后，会在内部形成边沿作用，不再接受D端输入信号，所以边沿结构的触发器，也和主从结构的触发器一样，不存在空翻现象。D触发器的波形图如图11-13所示。图11-13边沿D触发器的电路逻辑图任务一触发器及其应用技能训练触发器的功能验证与转换一、实验目的（1）掌握基本RS、JK、D和T触发器的逻辑功能；（2）掌握集成触发器的逻辑功能及使用方法；（3）熟悉触发器之间相互转换的方法。二、实验器件（1）5V直流电源（2）双踪示波器（3）连续脉冲源（4）单次脉
18、冲源（5）逻辑电平开关（6）逻辑电平显示器（7）74LS112（或CC4027）（8）74LS00（或CC4011）（9）74LS74（或CC4013）三、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1.基本RS触发器图11-14为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S0（R1）时触发器被置“1”；R为置“0”
19、端，因为R0（S1）时触发器被置“0”，当SR1时状态保持；S=R0时，触发器状态不定，应避免此种情况发生，表11-3为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。技能训练触发器的功能验证与转换图11-14基本RS触发器技能训练触发器的功能验证与转换技能训练触发器的功能验证与转换2.JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图11-15所示。JK触发器的状态方程为技能训练触发器的功能验证与转换J和K是数据输入端，是
20、触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q为两个互补输出端。通常把Q0、Q1的状态定为触发器“0”状态；而把Q1，Q0定为“1”状态。表11-3基本RS触发器的功能表技能训练触发器的功能验证与转换技能训练触发器的功能验证与转换3.D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74、四D7
21、4LS175、六D74LS174等。技能训练触发器的功能验证与转换JK触发器常被用作缓冲存储器，移位寄存器和计数器。图11-16为双D74LS74的引脚排列及逻辑符号。功能如表11-5。图11-1674LS74引脚排列及逻辑符号技能训练触发器的功能验证与转换技能训练触发器的功能验证与转换4.触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、k两端连在一起，并认它为T端，就得到所需的T触发器。如图11-17(a)所示，其状态方程为：图11-17JK触发器转换为T、T触发器技能训练触发器的功能验证与转换
22、T触发器的功能如表3.4。由功能表可见，当T0时，时钟脉冲作用后，其状态保持不变；当T1时，时钟脉冲作用后，触发器状态翻转。所以，若将T触发器的T端置“1”，如图3.4(b)所示，即得T触发器。在T触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。0.7RAC/(0.7C(RA+RB)=RA/(RA+RB)同样，若将D触发器Q端与D端相连，便转换成T触发器。如图11-18所示。JK触发器也可转换为D触发器，如图3.6。图11-18D转成T图11-19JK转成D技能训练触发器的功能验证与转换5.CMOS触发器（1）CMOS边沿型D触发器。CC40
23、13是由CMOS传输门构成的边沿型D触发器。它是上升沿触发的双D触发器，表11-7为其功能表，图11-20为引脚排列。技能训练触发器的功能验证与转换图11-20双上升沿D触发器技能训练触发器的功能验证与转换（2）CMOS边沿型JK触发器。CC4027是由CMOS传输门构成的边沿型JK触发器，它是上升沿触发的双JK触发器，表11-8为其功能表，图11-21为引脚排列。技能训练触发器的功能验证与转换图11-21双上升沿JK触发器CMOS触发器的直接置位、复位输入端S和R是高电平有效，当S1（或R1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置0）。但直接置位、复位输入端S和R
24、必须遵守RS0的约束条件。CMOS触发器在按逻辑功能工作时，S和R必须均置0。技能训练触发器的功能验证与转换四、实验内容1.测试基本RS触发器的逻辑功能按图11-14，用两个与非门组成基本RS触发器，输入端R、S接逻辑开关的输出插口，输出端Q、Q接逻辑电平显示输入插口，按表11-9要求测试，记录之。技能训练触发器的功能验证与转换2.测试双JK触发器74LS112逻辑功能(1)测试RD、SD的复位、置位功能。任取一只JK触发器，RD、SD、J、K端接逻辑开关输出插口，CP端接单次脉冲源，Q、Q端接至逻辑电平显示输入插口。要求改变RD，SD（J、K、CP处于任意状态），并在RD0（SD1）或SD0
25、（RD1）作用期间任意改变J、K及CP的状态，观察Q、Q状态。自拟表格并记录之。(2)测试JK触发器的逻辑功能。按表11-10的要求改变J、K、CP端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿（即CP由10），记录之。(3)将JK触发器的J、K端连在一起，构成T触发器。在CP端输入1HZ连续脉冲，观察Q端的变化。在CP端输入1KHZ连续脉冲，用双踪示波器观察CP、Q、Q端波形，注意相位关系，描绘之。技能训练触发器的功能验证与转换技能训练触发器的功能验证与转换3.测试双D触发器74LS74的逻辑功能(1)测试RD、SD的复位、置位功能。测试方法同上，自拟表格记录。(2
26、)测试D触发器的逻辑功能。按表11-11要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由01），记录之。(3)将D触发器的Q端与D端相连接，构成T触发器。测试方法同上，记录之。技能训练触发器的功能验证与转换4.双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图11-22所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA及CPB，其频率相同、相位不同。分析电路工作原理，并按图11-22接线，用双踪示波器同时观察CP、CPA；CP、CPB及CPA、CPB波形，并描绘之。图11-22双相时钟脉冲电路技能训练触发器的功能验证与转换5.乒乓球练习电路电路功能要求：模拟
27、二名动运员在练球时，乒乓球能往返运转。提示：采用双D触发器74LS74设计实验线路，两个CP端触发脉冲分别由两名运动员操作，两触发器的输出状态用逻辑电平显示器显示。技能训练触发器的功能验证与转换五、实验报告（1）列表整理各类触发器的逻辑功能。（2）总结观察到的波形，说明触发器的触发方式。（3）体会触发器的应用。（4）利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号？为什么？技能训练触发器的功能验证与转换任务二计数器及其应用在数字电路中，计数器是广泛应用的逻辑器件之一，它不仅可以记录脉冲的个数，还可以实现分频、定时、产生脉冲序列等功能。例如，在计算机中，时序发生器、分频
28、器、指令计数器等一般都使用计数器。目前，计数器的种类有很多，按时钟脉冲输入方式不同，分为同步计数器和异步计数器；按进位体制不同，分为二进制计数器、十进制计数器等；按计数增减趋势不同，分为加计数器、减计数器和可逆计数器。一、二进制计数器1.二进制异步加计数器1）电路结构如图11-23所示是三位二进制异步加计数器逻辑电路图，该电路由三个上升沿触发的D触发器组成。图11-23三位二进制异步加计数器逻辑电路图任务二计数器及其应用三位二进制异步加计数器具有如下特点：（1）每个D触发器输入端是本D触发器Q端信号，因而Qn+1=Qn。（2）计数脉冲CP加到最低位触发器的脉冲控制端C端。（3）每个触发器的Q端
29、输出信号接到相邻高位触发器的脉冲控制端C端。2）原理分析假设各触发器的初始状态均处于“0”态，即计数器为0，根据异步加计数器电路图和D触发器的工作特性，可得到三位二进制异步加计数器的状态图和时序图，它们分别如图11-24和图11-25所示。任务二计数器及其应用图11-24三位二进制异步加计数器状态图图11-25三位二进制异步加计数器时序图任务二计数器及其应用由图11-18所示的状态图可知，计数器的初始状态为000，每输入一个计数脉冲，计数器的状态按二进制递增（加1），第八个计数脉冲后，计数器又回到了000状态，所以三位二进制加计数器又称模八（M=8）加计数器。由图11-19所示的时序图可知，Q
30、0、Q1、Q2的周期分别是计数脉冲（CP）周期的2倍、4倍和8倍，即Q0、Q1、Q2的频率分别是计数脉冲CP的1/2、1/4和1/8，称为二分频、四分频和八分频，所以计数器也可当分频器使用。任务二计数器及其应用2.二进制异步减计数器如图11-26、图11-27所示分别是三位二进制异步减计数器的逻辑电路图和状态图。图11-26三位二进制异步减计数器逻辑电路图图11-27三位二进制异步减计数器状态图任务二计数器及其应用设三位二进制异步减计数器的初始状态为000，第一个脉冲到达以后，触发器D0由0翻转为1（Q0的借位信号），此上升沿使触发器D1由0翻转为1（Q1的借位信号），这个上升沿又使D2由0翻
31、转为1，即计数器由000变成为111状态。在这一过程中，Q0向Q1借位，Q1向Q2借位，依次类推，每输入1个脉冲，计数器按二进制状态减1。从上述两个二进制异步计数器分析可得出二进制异步计数器有如下特点：（1）n位二进制异步计数器由n个处于计数工作状态的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。对于加计数器，低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q 端引出），对于减计数器，各触发器的连接方式则相反。(2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，故又
32、称这种类型的计数器为串行计数器。也正因为如此，异步计数器的工作速度较低。任务二计数器及其应用3.二进制同步加计数器为了提高计数速度，可采用同步计数器，其特点是：计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器同时翻转，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。如图11-28所示是用JK触发器组成的四位二进制同步加计数器，JK。任务二计数器及其应用图11-28JK触发器组成的四位二进制同步加计数器逻辑电路图任务二计数器及其应用由图11-22所示可知，各位触发器的时钟脉冲输入端接同一计数脉冲CP，各触发器的驱动方程分别为J0=K0=
33、1J1=K1=Q0J2=K2=Q0Q1J3=K3=Q0Q1Q2（11-9）假设同步加计数器的初始状态为0000，因为J0=K0=1，所以每输入一个计数脉冲CP，最低位触发器D0就翻转一次，其他位的触发器Di（i=1,2,3,4）仅在JiKiQi-1=Qi-2=Q0=1时，在CP下降沿到来时发生翻转，其状态表如表11-12所示。任务二计数器及其应用任务二计数器及其应用二、十进制计数器1.十进制计数器状态表和逻辑电路图十进制计数器的计数规律是“逢十进一”，它是用四位二进制数表示对应的十进制数，所以又称为二十进制计数器。四位二进制数可以表示十六种状态，而十进制数只有十种状态，为此需要去掉六种状态，具
34、体去掉哪六种状态根据需要而定。目前比较典型的计数器是8421编码的十进制计数器。8421编码的十进制计数器的状态表如表11-13所示。任务二计数器及其应用任务二计数器及其应用图11-29所示是由JK触发器组成的十进制同步计数器逻辑电路图。图11-29由JK触发器组成的十进制同步计数器任务二计数器及其应用2.十进制计数器的波形图图11-23所示的由JK触发器组成的十进制同步计数器的波形图如图11-30所示。图11-30十进制计数器的波形图任务二计数器及其应用三、计数器的应用1.常用集成计数器如表11-14所示为部分常用集成计数器芯片。任务二计数器及其应用2.分频器上面提到过，计数器不仅可以计数，
35、还具有分频作用，可通过改变计数器的模来改变分频比，从而实现分频器的功能。由图11-19 三位二进制异步加计数器时序图可知，Q0的频率是Q1频率的2倍，Q1的频率是Q2频率的2倍，Q2的频率是Q3频率的2倍，即Q0是Q3频率的8倍。任务二计数器及其应用技能训练计数、译码、显示电路的安装与调试一、实验目的（1）学习用集成触发器构成计数器的方法;（2）掌握中规模集成译码器的逻辑功能和使用方法；（3）熟悉数码管的使用。二、实验器件（1）5V直流电源（2）双踪示波器（3）函数发生器（4）数字频率计（5）拨码开关组（6）CC40132（74LS74）CC401923（74LS192）CC4011（74LS
36、00）CC4012（74LS20）(7)CC401942（74LS194）CC4011(74LS00)CC4068(74LS30)三、实验原理1.计数原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数
37、器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。技能训练计数、译码、显示电路的安装与调试1）用D触发器构成异步二进制加减计数器图11-31是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T触发器，再由低位触发器的Q端和高一位的CP端相连接。图11-31四位二进制异步加法计数器技能训练计数、译码、显示电路的安装与调试若将图11-31稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个位二进制减法计数器。2）中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引
38、脚排列及逻辑符号如图11-32所示。图11-32CC40192引脚排列及逻辑符号技能训练计数、译码、显示电路的安装与调试图中LD置数端CPU加计数端CPD减计数端CO非同步进位输出端BO非同步借位输出端D0、D1、D2、D3计数器输入端Q0、Q1、Q2、Q3数据输出端CR清除端CC40192（同74LS192，二者可互换使用）的功能如表11-15，说明如下：技能训练计数、译码、显示电路的安装与调试当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。当CR为低电平，LD为高电平时，执
39、行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表11-16为8421码十进制加、减计数器的状态转换表。技能训练计数、译码、显示电路的安装与调试3）计数器的级联使用一个十进制计数器只能表示09十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。图11-33是由CC40192利用进位输出CO控制高一位的CPU端构成的加数级联图。图11-33CC40192级
40、联电路技能训练计数、译码、显示电路的安装与调试2.译码显示原理译码器是一个多输入、多输出的组合逻辑电路。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。1）变量译码器变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线4线、3线8线和4线16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n 个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。以3线8线译码器74LS138为例进行分析，图11-34(a)、(b)分别为其逻辑图及引脚排列。其中 A2-、A1、A0 为地址输入端，Y0Y7为译码输出端，S1、S2、S3为使能端
41、。表4.3为74LS138功能表当S11，S2S30时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S10，S2S3X时，或 S1X，S2S31时，译码器被禁止，所有输出同时为1。技能训练计数、译码、显示电路的安装与调试图11-343-8线译码器74LS138逻辑图及引脚排列技能训练计数、译码、显示电路的安装与调试技能训练计数、译码、显示电路的安装与调试二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图11-35所示。若在S1输入端输入数据信息，S2S30，地址码所
42、对应的输出是S1数据信息的反码；若从S2端输入数据信息，令S11、S30，地址码所对应的输出就是S2端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。二进制译码器还能方便地实现逻辑函数，如图11-36所示，实现的逻辑函数是 技能训练计数、译码、显示电路的安装与调试图11-35作数据分配器图11-36实现逻辑函数技能训练计数、译码、显示电路的安装与调试利用使能端能方便地将两个3/8译码器组合成一个4/16译码器，如图11-37所示。图11-37用两片74LS1
43、38组合成4/16译码器技能训练计数、译码、显示电路的安装与调试2）数码显示译码器（1）七段发光二极管(LED)数码管。LED数码管是目前最常用的数字显示器，图11-38(a)、(b)为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚功能图。一个LED数码管可用来显示一位09十进制数和一个小数点。小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为22.5V，每个发光二极管的点亮电流在510mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。0.
44、7RAC/(0.7C(RA+RB)=RA/(RA+RB)技能训练计数、译码、显示电路的安装与调试图11-38LED数码管技能训练计数、译码、显示电路的安装与调试（2）BCD码七段译码驱动器。此类译码器型号有74LS47（共阳），74LS48（共阴），CC4511（共阴）等，本实验系采用CC4511 BCD码锁存七段译码驱动器。驱动共阴极LED数码管。图11-39CC4511引脚排列技能训练计数、译码、显示电路的安装与调试其中A、B、C、DBCD码输入端a、b、c、d、e、f、g译码输出端，输出“1”有效，用来驱动共阴极LED数码管。LT测试输入端，LT“0”时，译码输出全为“1”BI消隐输入端
45、，BI“0”时，译码输出全为“0”LE锁定端，LE“1”时译码器处于锁定（保持）状态，译码输出保持在LE0时的数值，LE0为正常译码。表11-18为CC4511功能表。CC4511内接有上拉电阻，故只需在输出端与数码管笔段之间串入限流电阻即可工作。译码器还有拒伪码功能，当输入码超过1001时，输出全为“0”，数码管熄灭。技能训练计数、译码、显示电路的安装与调试技能训练计数、译码、显示电路的安装与调试在本数字电路实验装置上已完成了译码器CC4511和数码管BS202之间的连接。实验时，只要接通+5V电源和将十进制数的BCD码接至译码器的相应输入端A、B、C、D即可显示09的数字。四位数码管可接受
46、四组BCD码输入。CC4511与LED数码管的连接如图11-40示。图11-40CC4511驱动一位LED数码管技能训练计数、译码、显示电路的安装与调试四、实验内容1.计数器的安装测试（1）用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。按图11-31接线，RD 接至逻辑开关输出插口，将低位CP0 端接单次脉冲源，输出端Q3、Q2、Q3、Q0 接逻辑电平显示输入插口，各SD接高电平“1”。清零后，逐个送入单次脉冲，观察并列表记录 Q3Q0 状态。将单次脉冲改为1HZ的连续脉冲，观察Q3Q0的状态。将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0
47、端波形，描绘之。将图4.1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q3Q0 的状态。技能训练计数、译码、显示电路的安装与调试（2）测试CC40192或74LS192同步十进制可逆计数器的逻辑功能。计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3、D2、D1、D0分别接逻辑开关，输出端 Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口A、B、C、D；CO和BO接逻辑电平显示插口。按表4.1逐项测试并判断该集成块的功能是否正常。清除。令CR=1，其它输入为任意态，这时Q3Q2Q1Q00000，译码数
48、字显示为0。清除功能完成后，置CR0置数。CR0，CPU，CPD 任意，数据输入端输入任意一组二进制数，令LD=0，观察计数译码显示输出，予置功能是否完成，此后置LD1。加计数。CR0，LDCPD 1，CPU 接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CPU 的上升沿。减计数。CR0，LDCPU 1，CPD 接单次脉冲源。参照3)进行实验。技能训练计数、译码、显示电路的安装与调试（3）图11-33所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由0099累加计数，记录之。（4）将两位十进制
49、加法计数器改为两位十进制减法计数器，实现由9900递减计数，记录之。（5）按图11-34电路进行实验，记录之。（6）按图11-35，或图11-36进行实验，记录之。技能训练计数、译码、显示电路的安装与调试2.译码显示电路的安装测试1）数据拨码开关的使用将实验装置上的四组拨码开关的输出Ai、Bi、Ci、Di分别接至4组显示译码驱动器CC4511的对应输入口，LE、BI、LT接至三个逻辑开关的输出插口，接上+5V显示器的电源，然后按功能表11-18输入的要求揿动四个数码的增减键（“”与“”键）和操作与LE、BI、LT对应的三个逻辑开关，观测拨码盘上的四位数与LED数码管显示的对应数字是否一致，及译
50、码显示是否正常。技能训练计数、译码、显示电路的安装与调试2）74LS138译码器逻辑功能测试将译码器使能端S1、S2、S3及地址端A2、A1、A0分别接至逻辑电平开关输出口，八个输出端Y7Y0依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按表4.3逐项测试74LS138的逻辑功能。3）用74LS138构成时序脉冲分配器参照图11-35和实验原理说明，时钟脉冲CP频率约为10KHz，要求分配器输出端Y0Y7的信号与CP输入信号同相。画出分配器的实验电路，用示波器观察和记录在地址端A2、A1、A0分别取0001118种不同状态时Y0Y7端的输出波形，注意输出波形与CP输入波形之间的相位