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1、时序逻辑电路时序逻辑电路 第七章第七章时序逻辑电路时序逻辑电路 7.1 7.1 触发器触发器 7.2 7.2 计数器计数器 7.3 7.3 寄存器和移位寄存器寄存器和移位寄存器7.4 7.4 数字钟和智力竞赛抢答电路分析数字钟和智力竞赛抢答电路分析 时序逻辑电路时序逻辑电路 7.1 触发器 触发器是组成时序逻辑电路的基本单元。它是一种具有记忆功能的逻辑元件，这是它区别于门电路的最大特点。按其逻辑功能，触发器可分为RS触发器、JK触发器、D触发器和T触发器。7.1.1 RS触发器7.1.1.1 基本RS触发器 基本RS触发器也称直接复位-置位（Reset-Set）触发器，它是构成各种功能触发器的
2、最基本的单元，故称基本触发器。时序逻辑电路时序逻辑电路 （1）电路结构和工作原理 a.电路结构 基本RS触发器可由两个与非门G1、G2交叉耦合构成，它有两个输入端 、，有两个输出端 、。其逻辑图和逻辑符号如图7-1所示。它与组合电路的根本区别在于，电路中有反馈线。图7-1 与非门组成的基本RS触发器 时序逻辑电路时序逻辑电路 表7-1 基本RS触发器状态表 时序逻辑电路时序逻辑电路 a.工作原理 当 、时，即G1的输入端 接低电平0，G2输入端 接高电平1时，根据与非与非门逻辑关系可知，G1输出 ，G2输出Q0。通常规定Q端状态为触发器状态，可见，当 端加低电平时，触发器为0态，所以称 为置0
3、端，又称复位端。当 、时，即G2的输入端 接低电平0，G1输入端 接高电平1时。由于 ，不论原来Q为0还是1，都有Q=1；再由 、Q=1可得 。可见 端加低电平时，触发器为1态。所以 称为置1端，又称置位端。时序逻辑电路时序逻辑电路 当 、时，若触发器初始状态为1态，这时 ，仍保持Q=1。而Q=1，使 ，所以触发器状态不变。若触发器初始为0态，Q=0，仍保持1。而 ，=，使Q=0，触发器状态也不变。可见，触发器正常工作时，Q和 端的逻辑关系总是互补的，它有两个稳定状态，所以又称之为双稳态触发器。触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。当 、时，分别使
4、，不符合触发器的逻辑关系。并且由于与非与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。时序逻辑电路时序逻辑电路 若触发器从一种稳定状态翻转为另一种稳定状态，可以通过在适当的控制端输入负脉冲。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平，因此这种触发器称为电平控制触发器。我们用 表示触发器接收输入信号之前的状态（也称现态或初态）。用 表示触发器接收输入信号之后所处的新的稳定状态（也称次态）。可将 和 、之间的逻辑关系用触发器的状态表表示
5、，如表7-1。因为触发器新的状态不仅与输入状态有关，而且与触发器原来的状态功能 有关，所以把 作为一个变量列入状态表。表中 为000、001两种状态，在正常工作时是不允许出现的，用“X”表示，化简时当作约束项处理。时序逻辑电路时序逻辑电路 图7-1(b)所示的逻辑符号中，、文字符号上的“非非号”和输入端上的“小圆圈”均表示这种触发器的触发信号是低电平有效。基本RS触发器也可以用其它门电路组成，所以有的采用高电平作为触发信号，那么基本RS触发器的逻辑符号中输入端没有小圆圈。基本RS触发器的电路简单，有记忆功能，可以用来表示或存储一位二进制数码，而且它是组成功能更完善的其他各种双稳态触发器的基本部
6、分。时序逻辑电路时序逻辑电路 7.1.1.2 同步RS触发器 前面介绍的基本RS触发器的输入信号直接控制触发器的翻转。在实际应用中，常需要用一个像时钟一样准确的控制信号来控制同一电路中各个触发器的翻转时刻，这就要求再增加一个控制端。通常把控制端引入的信号称为时钟脉冲信号，简称为时钟信号，用CP(Clock pulse)表示。这样，触发器状态的变化便由时钟脉冲和输入信号共同决定，其中CP脉冲决定触发器状态转换的时刻（什么时候转换），由输入信号决定触发器状态转换的结果（怎么转换）。具有时钟脉冲控制的触发器，其状态的改变与时钟脉冲同步，所以称为同步触发器。时序逻辑电路时序逻辑电路 （1）同步RS触发
7、器的电路结构和工作原理 a.电路结构 图7-2(a)电路由两部分组成：门G1、G2组成基本RS触发器，与非与非门G3、G4组成输入控制门电路，控制端信号CP由一个标准脉冲信号源提供。（a）逻辑图 （b）逻辑符号 图7-2 同步RS触发器 时序逻辑电路时序逻辑电路 表7-2 同步RS触发器的状态表 b.逻辑功能分析 当CP0时，控制门G3、G4关闭，不管R端和S端的信号如何变化，G3、G4门都输出1。这时，触发器的状态保持不变。时序逻辑电路时序逻辑电路 当CP1时，G3、G4打开，R、S信号通过门G3、G4反相后加到G1和G2组成的基本RS触发器上，使输出Q和的状态跟随输入状态的变化而改变。不难
8、看出，同步RS触发器是将R、S信号经G3、G4门倒相后控制基本RS触发器工作，因此同步RS触发器是高电平触发翻转，故其逻辑符号中不加小圆圈。同时，外加R、S信号加到输入端，并不能引起触发器的翻转，只有在时钟脉冲的配合下，才能使触发器由原来的状态翻转到新的状态。故称“同步”。由此可得同步RS触发器的状态表7-2。由表7-2状态表可以看出，同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的结果，即转换为何种次态；CP控制状态转换的时刻，即何时发生转换。时序逻辑电路时序逻辑电路 （2）触发器逻辑功能描述方法 a.特性方程 触发器次态与输入状态R、S及现态之间逻辑关系的最简逻辑
9、表达式称为触发器的特性方程。根据表7-2可写出同步RS触发器的表达式，不允许出现的状态RS为110和111两种状态作为约束项处理，化简时按输出值为1处理。可得同步RS触发器的特性方程为：RS=0 （约束条件）时序逻辑电路时序逻辑电路 b.激励表 所谓激励是指已知某时刻触发器从现态转换到次态，应在输入端加上什么样的信号才能实现。激励表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。表7-3所示是根据表7-2画出的同步RS触发器的激励表。激励表对时序逻辑电路的设计是很有用的。举例说明：激励表第一行指出触发器现态为0，要求时钟脉冲CP出现之后，次态仍然是0。从
10、状态表中发现，R=S=0时，触发器将保持0态不变。R=1，S=0时，CP出现后，触发器就置0，同样满足次态为0的要求。因此，R的取值可以是任意的，故在R之下填入随意条件“X”，而S=0。时序逻辑电路时序逻辑电路 由此可见，激励表是状态表和特性方程的另一种表现形式。R S 0 00 11 0 1 1 00 11 0 0 表7-3 同步RS触发器的驱动表 时序逻辑电路时序逻辑电路 c.状态转换图 状态转换图是描述触发器的状态转换关系及转换条件的图形，它表示出触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。它形象地表示了在CP控制下触发器状态转换规律。同步RS触发器的状态转换图
11、如图7-3所示。图中两圆圈分别代表触发器的两种状态，箭头代表状态转换方向，箭头线旁边标注的是输入信号取值，表明转换条件。时序逻辑电路时序逻辑电路 图7-3 同步RS触发器的状态转换图 图7-4 同步RS触发器的波形图 时序逻辑电路时序逻辑电路 d.时序图（波形图）触发器的功能也可以用输入、输出波形图直观地表现出来。反映时钟脉冲CP、输入信号R、S及触发器状态Q对应关系的工作波形图叫时序图。图7-4所示为同步RS触发器的波形图。综上所述，描写触发器逻辑功能的方法主要有状态表、特性方程、激励表、状态转换图和波形图(又称时序图)等五种。它们之间可以相互转换。时序逻辑电路时序逻辑电路 （3）触发器初始
12、状态的预置 在实际应用中，经常需要在CP脉冲到来之前，预先将触发器预置成某一初始状态。为此，同步RS触发器中设置了专用的直接置位端和直接复位端，通过在或端加低电平直接作用于基本RS触发器，完成置1或置0的工作，而不受CP脉冲的限制，故称其为异步置位端和异步复位端,具有最高的优先级。如图7-5。初始状态预置后，应使和处于高电平，触发器即可进入正常工作状态。时序逻辑电路时序逻辑电路（a）逻辑图（b）逻辑符号图7-5 同步RS触发器 时序逻辑电路时序逻辑电路 图7-6 同步RS触发器的空翻现象 时序逻辑电路时序逻辑电路 （4）同步触发器存在空翻的问题 时序逻辑电路增加时钟脉冲的目的是为了统一电路动作
13、的节拍。对触发器而言，在一个时钟脉冲作用下，要求触发器的状态只能翻转一次。而同步触发器在一个时钟周期的整个高电平期间（CP=1），如果R、S端输入信号多次发生变化，可能引起输出端状态翻转两次或两次以上，时钟失去控制作用，这种现象称为“空翻”，如图7-6所示。空翻是一种有害的现象，要避免“空翻”现象，则要求在时钟脉冲作用期间，不允许输入信号（R、S）发生变化；另外，必须要求CP的脉宽不能太大，显然，这种要求是较为苛刻的。为了克服该现象，需对触发器电路作进一步改进，进而产生了主从型、边沿型等各类触发器。时序逻辑电路时序逻辑电路 7.1.2 7.1.2 JKJK触发器触发器 JK触发器是一种功能比较
14、完善，应用极广泛的触发器。它的一种典型结构为主从JK触发器。7.1.2.1 主从JK触发器（a）逻辑符号 （b）逻辑图图7-7 主从JK触发器 时序逻辑电路时序逻辑电路 （1）电路结构 如图7-7所示为主从型JK触发器的逻辑图和逻辑符号。从整体上看，该电路上下对称，它由上、下两级同步RS触发器和一个非非门组成。在主触发器的S1端和R1端分别增加一个两输入端的与与门。主触发器的S1端接收 端的反馈和J端输入信号，二者进行逻辑与与运算，即S1=J。R1端接收Q端的反馈信号和K端的输入信号的与与运算，R1=QK。主触发器的输出端与从触发器的输入端直接相连，用主触发器的状态来控制从触发器的状态。是直接
15、置1端，是直接置0端，用来预置触发器的初始状态，触发器正常工作时，应使 =1。时钟脉冲CP除了直接控制主触发器外，还经过非门1G，以 控制从触发器。时序逻辑电路时序逻辑电路 （2）工作原理 当CP=1时，=0，从触发器被封锁，则触发器的输出状态保持不变；此时主触发器被打开，主触发器的状态随J、K端控制输入而改变。当CP=0时，=1，主触发器被封锁，不接收J、K输入信号，主触发器状态不变；而从触发器解除封锁，由于S2=Q1，R2=，所以当主触发器输出Q1=1时，S2=1，R2=0，从触发器置“1”，当主触发器Q1=0时，S2=0，R2=1，从触发器置“0”。即从触发器的状态由主触发器决定。时序逻
16、辑电路时序逻辑电路 由此可见，触发器的状态转换分两步完成：CP=1期间接受输入信号存入主触发器并控制主触发器的输出状态，而从触发器接收主触发器输出，状态的翻转只在CP下降沿发生。也就是说，对整个触发器来说，相当于CP为高电平时做准备，CP下降沿到来时才翻转。由于CP对主、从触发器有这种隔离作用，从而克服同步RS触发器空翻现象。图7-7(b)逻辑符号中，时钟脉冲端直接引入，表示在CP=1期间接收输入控制信号；输出端Q和 加“”表示CP脉冲由高变低时从触发器接收主触发器的输出状态（即触发器延迟到下降沿时输出）。时序逻辑电路时序逻辑电路 （3）逻辑功能分析 基于主从型JK触发器的结构，分析其逻辑功能
17、时只需分析主触发器的功能即可。当J=K=0时，因主触发器保持原态不变，所以当CP脉冲下降沿到来时，触发器保持原态不变，即 。当J=1，K=0时，设初态 =0，=1，当CP=1时，则 =1，R1=QK=0，主触发器翻转为1态，Q1=1，=0；CP脉冲下降沿到来后，从触发器置“1”，即=1。若初态 =1时，=0，R1=QK=0，主触发器仍保持1态，CP脉冲下降沿到来后，从触发器置“1”。时序逻辑电路时序逻辑电路 当J=0，K=1时，设初态 =1，=0，当CP=1时，Q1=0，；CP脉冲下降沿到来后，从触发器置“0”，即 。若初态 时，也有相同的结论。当J=K=1时，设初态 =0，=1，当CP=1时
18、，S1=J=1，R1=QK=0，则Q1=1，=0；CP脉冲下降沿到来后，从触发器翻转为1；设初态 =1时，=0，当CP=1时，Q1=0，=1；CP脉冲下降沿到来后，从触发器翻转为0。即次态与初态相反，。若送进一个时种脉冲CP，触发器状态变化一次。如果在CP端输入一串脉冲，则触发器状态翻转次数等于CP端输入的脉冲数，这时JK触发器就具有计数功能。时序逻辑电路时序逻辑电路 可见，JK触发器是一种具有保持、翻转、置1、置0功能的触发器，它克服了RS触发器的禁用状态，是一种使用灵活、功能强、性能好的触发器。JK触发器的状态表如表7-4。J K 逻辑功能 0 0 0 0 0 1 0 1 保持 0 1 0
19、 0 1 1 00 置0 1 0 0 1 0 1 11 置1 1 1 0 1 1 1 10 翻转 时序逻辑电路时序逻辑电路 将JK触发器的输出表达式化简，可得到其特性方程。图7-8 JK触发器的状态转换图 J K 0 00 11 01 1 0 1 1 0 表7-5 JK触发器的激励表 时序逻辑电路时序逻辑电路 根据表7-4可得JK触发器的激励表如表7-5所示，JK触发器的状态转换图7-8。为了扩大JK触发器的使用范围，常常做成多输入结构，如图7-9，TTL主从JK触发器74LS72。其为多输入端的单JK触发器，它有3个J端和3个K端，3个J端之间是与与逻辑关系，3个K端之间也是与与逻辑关系。使
20、用中如有多余的输入端，应将其接高电平。该触发器带有直接置0端RD和直接置1端SD，都为低电平有效，不用时应接高电平。74LS72的逻辑符号和引脚排列图如图7-9所示。时序逻辑电路时序逻辑电路 （a）逻辑符号 （b）引脚排列图 图7-9 TTL主从JK触发器74LS72 时序逻辑电路时序逻辑电路 （4）主从触发器的一次变化问题 由于互补的Q、分别引回主触发器的输入端，使两个控制门中总有一个是被封锁。当Q=1，=0时，J端信号不起作用，输入信号只能从K端将主触发器置0，而且一旦置0后，无论K如何变化，主触发器均保持0态不变。当Q=0，=1时情况正好相反，K端信号不起作用，输入信号只能从J端将主触发
21、器置1，一旦置1后，无论J如何变化，主触发器状态也不可能再改变。主从触发器在CP=1期间，主触发器能且只改变一次的现象叫主从型触发器的一次性翻转（或称一次变化）。时序逻辑电路时序逻辑电路 如果在CP=1期间J、K信号多次变化，那么只有引起一次变化的J、K值起作用，其他变化都不会有影响，若不能准确知道J、K变化规律，就无法确定触发器的次态。因此要避免这种现象出现，就要求在CP=1期间J、K状态不能改变，从而降低了主从JK触发器的抗干扰能力，因而限制了主从型触发器的使用。为了克服这个缺点，可选用具有边沿触发方式的JK触发器。时序逻辑电路时序逻辑电路 所谓边沿触发方式，是指仅在CP脉冲的上升沿或下降
22、沿到来时，触发器才能接收输入信号，触发并完成状态转换，而在CP=0和CP=1期间，触发器状态均保持不变，因而降低了对输入信号的要求，具有很强的抗干扰能力。常用的边沿触发型集成JK触发器产品很多，如双JK边沿触发器CT3112/411 2，CT2108、CT3114/4114、CT1109/4109等，均为下降沿触发；单JK边沿触发器CT2101/2102为下降沿触发，CT1070为上升沿触发。时序逻辑电路时序逻辑电路 例74LS112为CP下降沿触发。图中英文字母前的相同数字表示是一组触发器的相应端子。如1J、1K、1Q表示一个触发器。74LS112的引脚排列图和逻辑符号如图7-10所示。图7
23、-10 集成边沿JK触发器引脚排列图、逻辑符号 时序逻辑电路时序逻辑电路 【例7-1】设边沿JK触发器的初始状态为0，已知输入J、K的波形图如图7-11，画出输出Q的波形图。解：画波形时注意以下几点：触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）。判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端J、K的状态。图7-11 例7-1波形图 时序逻辑电路时序逻辑电路 7.3.1 7.3.1 D D、T T触发器及触发器的使用注意事项触发器及触发器的使用注意事项7.3.1.1 D触发器 D触发器也是一种应用广泛的触发器。D触发器只有一个控制输入端D，另有一个时钟输入端CP。D触发器可以由JK
24、触发器演变而来。图7-12（a)所示即为由负边沿JK触发器转换成的D触发器。将JK触发器的J端通过一级非非门与K端相连，定义为D端。图7-12(b)为其逻辑符号。时序逻辑电路时序逻辑电路 由JK触发器的逻辑功能可知：当D=1时，J=1，K=0时，时钟脉冲下降沿到来后触发器置“1”；当D=0时，J=0，K=1，时钟脉冲下降沿到来后触发器置“0”态。可见，D触发器在时钟脉冲作用下，其输出状态与D端的输入状态一致，所以D触发器的特性方程为：Qn+1=D。由于它的新状态就是前一时该输入状态，故又称此触发器为数据触发器或延迟触发器。时序逻辑电路时序逻辑电路 可见，D触发器在CP脉冲作用下，具有置0、置1
25、逻辑功能。表7-6为D触发器状态表。（a）JK触发器转换的D触发器(b)逻辑符号(c)维持阻塞型D触发器逻辑符号 图7-12 D触发器及其逻辑符号 D 逻辑功能 0 00 100置0 1 01 111置1 表7-6 D触发器的状态表 时序逻辑电路时序逻辑电路 使用时要注意，国产集成D触发器全部采用维持阻塞型电路结构。它的逻辑功能与上述完全相同，不同之处只是在CP脉冲上升沿到达时触发。逻辑符号如图7-12（c）在CP输入端没有小圆圈以表示上升沿触发。常用的集成D触发器组件有：CT1074/2074/4074为双D触发器，CT4377为8D触发器（仅Q端输出，无预置和复位端）等。例74HC74为单
26、输入端的双D触发器。一个片子里封装着两个相同的D触发器，每个触发器只有一个D端，它们都带有直接置0端RD和直接置1端SD，为低电平有效。CP上升沿触发。74HC74的逻辑符号和引脚排列图如图7-13所示。时序逻辑电路时序逻辑电路（a）逻辑符号 （b）双上升沿D触发器(带置位/复位)引脚排列图 图7-13 高速CMOS边沿D触发器74HC74 时序逻辑电路时序逻辑电路 【例7-2】维持阻塞D触发器，设初始状态为0，已知输入端D的波形图如图7-14所示，画出输出Q的波形图。解：由于是边沿触发器，在波形图时，应注意以下两点：触发器的触发翻转发生在时钟脉冲的边沿（这里是上升沿）。判断触发器次态的依据是
27、时钟脉冲触发沿前一瞬间（这里是上升沿前一瞬间）输入端D的状态。时序逻辑电路时序逻辑电路 根据D触发器的状态表,特性方程或状态转换图可画出输出端Q的波形图。图7-14 维持阻塞D触发器输出波形图 时序逻辑电路时序逻辑电路 7.1.3.2 T触发器 如果将JK触发器的J和K相连作为T输入端就构成了T触发器。如图7-15所示。T 逻辑功能 0 00 101保持 1 01 110翻转 表7-7 T触发器的状态表（a）逻辑图 （b）逻辑符号 图7-15 用JK触发器构成的T触发器 时序逻辑电路时序逻辑电路 当T触发器的输入控制端为T=1时，则触发器每输入一个时钟脉冲CP，触发器状态便翻转一次，这种状态的
28、触发器称为翻转型或计数型触发器(简称T触发器)。若将D触发器端接至D输入端，也可构成T触发器。T=0时保持原来状态不变。即具有可控计数功能。T触发器的状态表如表7-7。T触发器的特性方程为：实际应用的集成触发器电路中不存在T和T触发器，而是由其他功能的触发器转换而来的。时序逻辑电路时序逻辑电路 7.1.4 7.1.4 触发器应用实例触发器应用实例7.1.4.1 基本RS触发器的应用举例 【例7-3】运用基本RS触发器，消除机械开关振动引起的脉冲波动。解：机械开关接通时，由于振动会使电压或电流波形产生“毛刺”，如图7-16所示。在电子电路中，一般不允许出现这种现象，因为这种干扰信号会导致电路工作
29、出错。图7-16 机械开关的工作情况（a）机械开关的接通 (b)对电压波形的影响 时序逻辑电路时序逻辑电路（a）电路 (b)电压波形 图7-17 利用基本RS触发器消除机械开关振动的影响 时序逻辑电路时序逻辑电路 利用基本RS触发器的记忆作用可以消除上述开关振动产生的影响。开关与触发器的连接方法如图7-17（a）。设单刀双掷开关原来与B点接通，这时触发器的状态为0。当开关由B拨向A时，其中有一短暂的浮空时间，这时触发器的R、S均为1，Q仍为0。中间触点与A接触时，A点电位由于振动而产生“毛刺”。但是，首先B点已经为高电平，A点一旦出现低电平，触发器的状态翻转为1，即使A点再出现高电平，也不会再
30、改变触发器的状态，所以Q端的电压波形不会出“毛刺”现象。如图7-17（b）所示。时序逻辑电路时序逻辑电路 【例7-4】3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。解：用门电路组成的基本电路如图7-18所示。开始抢答前，三按键开关KA、KB、KC均不按下，A、B、C三信号都为0，GA、GB、GC门的输出都为1，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则A=1，GA门的输出变为UOA=0，点亮发光二极管DA，同时，UOA的0信号封锁了GB、GC门，KB、KC再按下无效。时序
31、逻辑电路时序逻辑电路 图7-18 抢答电路的基本结构 时序逻辑电路时序逻辑电路 图7-19 引入基本RS触发器的抢答电路 时序逻辑电路时序逻辑电路 基本电路实现了抢答的功能，但是该电路有一个很严重的缺陷：当KA第一个被按下后，必须总是按着，才能保持A=1、UOA=0，禁止B、C信号进入。如果KA稍一放松，就会使A=0、UOA=1，B、C的抢答信号就有可能进入系统，造成混乱。要解决这一问题，最有效的方法就是引入具有“记忆”功能的触发器。时序逻辑电路时序逻辑电路 用基本RS触发器组成的电路如图7-19所示。其中KR为复位键，由裁判控制。开始抢答前，先按一下复位键KR，即3个触发器的R信号都为0，使
32、QA、QB、QC均置0，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则FFA的S=0，使QA置1，GA门的输出变为UOA=0，点亮发光二极管DA，同时，UO1的0信号封锁了GB、GC门，KB、KC再按下无效。时序逻辑电路时序逻辑电路 该电路与图7-18功能一样，但由于使用了触发器，按键开关只要按一下，触发器就能记住这个信号。如KA第一个被按下，则FFA的S=0，使QA置1，然后松开KA，此时FFA的S=R=1，触发器保持原状态，保持着刚才的QA=1，直到裁判重新按下KR键，新一轮抢答开始。这就是触发器的“记忆”作用。归纳总结，我们可知：触发器具有记忆功能，它是组成时序逻辑电路的基本单
33、元电路。按照逻辑功能的不同特点，通常将时钟控制的触发器分为RS、JK、D、T四种类型。时序逻辑电路时序逻辑电路 按照电路结构不同，可以分为基本RS触发器、同步触发器、主从型触发器、边沿触发器等几种类型。触发器的电路结构不同，其触发翻转方式和工作特点也不相同。具有某种逻辑功能的触发器可以用不同的电路结构实现，同样，用某种电路结构形式也可以构造出不同逻辑功能的触发器。电路结构不同的触发器的工作特点如表7-8所示。时序逻辑电路时序逻辑电路 触发器名称 触发方式 工作特点 逻辑符号 基本RS触发器 电位触发 触发器的输出状态直接受或输入信号的控制 同步触发器脉冲触发 CP=1，触发器接收输入信号，状态
34、发生变化。CP=0，触发器不接收信号，状态维持不变。有空翻现象主从型 脉冲触发 CP=1，主触发器工作，从触发器被封锁。CP下降沿到来时，从触发器按主触发器的状态翻转。状态变化发生在CP下降沿。克服了空翻，但有一次翻转现象，抗干扰性差。表7-8 电路结构不同的触发器工作特点 时序逻辑电路时序逻辑电路 触发器名称 触发方式 工作特点 逻辑符号 边沿触发器 维持阻塞 CP上升沿到达时，状态翻转。输出状态仅与转换时的存入数据有关。不存在空翻和一次翻转现象。边沿触发 CP下降沿到达时，状态翻转。输出状态仅与转换时的存入数据有关 表7-8 电路结构不同的触发器工作特点（续）时序逻辑电路时序逻辑电路 7.
35、2 7.2 计数器计数器 计数器用于累计输入脉冲的个数，能够实现这种功能的时序部件称为计数器。计数器不仅用于计数，而且还用于定时、分频和程序控制等，用途广泛。计数器的分类：（1）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。时序逻辑电路时序逻辑电路 7.2.1 7.2.1 二进制计数器二进制计数器 由于二进制数的每一位只有1和0两个数码，因此可用一个双稳态触发器来表示一位二进制数。习惯上用触发器的0态表示二进制数码0，用
36、触发器的1态表示二进制数码1。若把一个一个触发器串接起来，可以表示一组二进制数，构成了常用的二进制计数器。时序逻辑电路时序逻辑电路 7.2.1.1 异步二进制计数器 图7-20所示为由3个下降沿触发的JK触发器组成的3位异步二进制加法计数器的逻辑图。图中JK触发器都接成T触发器（即J、K端均悬空，J=K=1），均处于计数状态。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端，所以这种计数器称为异步计数器。时序逻辑电路时序逻辑电路 三个触发器初始状态均清零。由于CP脉冲加在FF0的CP端，所以FFO的输出在CP的下降沿就翻转一次，得到Q0波形。而
37、Q0又作为FF1的CP脉冲，FF1的输出是在Q0的下降沿就翻转一次，得Q1波形。依次类推，可得该电路时序图如图7-20所示。由时序图可列出该电路的状态表7-10。输入脉冲数 触发器状态 Q2 Q1 Q0 0123456 7 0 0 00 0 10 1 00 1 11 0 01 0 11 1 0 1 1 1 8 9 0 0 0 0 0 1 表7-10二进制加法计数器状态表 时序逻辑电路时序逻辑电路 图7-20 JK触发器构成的三位异步二进制加计数器及时序图 时序逻辑电路时序逻辑电路 由状态表可见，从初态000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进
38、制加法计数器（3位）。又因为该计数器有000111共8个状态，故称为8进制（1位）加法计数器或模8（M=8）加法计数器。由图7-20时序图可以看出到,如果CP的频率为f0,那么Q0、Q1、Q2的频率分别为 、，说明计数器具有分频作用，因此也叫分频器。每经过一级T触发器,输出脉冲频率就被二分频,则相对于f0来说,Q0、Q1和Q2输出依次为f0的二分频、四分频和八分频。时序逻辑电路时序逻辑电路 异步二进制计数器的结构是：每一个触发器必须都连成T触发器形式，最低位时钟脉冲输入端接计数脉冲源CP端，其它各位触发器的时钟脉冲输入端则接到它们相邻低位的输出端Q 或者 。究竟接Q 还是 ，则要看所用触发器是
39、上升沿触发还是下降沿触发，同时还要注意计数器是加法计数还是减法计数。例如：异步加法计数器，若触发器为下降沿触发，则在相邻低位作由1 0变化时，需要向高位进位，其Q 端刚好给出下跳变，满足高位触发器翻转的需要，因此时钟脉冲输入端应接相邻低位的Q 端。如果触发器为上升沿触发，则在相邻低位由10变化时，应迫使相邻高位翻转，需向其输出一个01的上升脉冲，可由 端引出；图7-21所示为上升沿触发的D触发器构成的异步二进制加计数器。将各D 触发器的 端反馈至D 端，即可将D 触发器转换为T触发器。时序逻辑电路时序逻辑电路 将图7-20所示电路中FF0、FF1、FF2的时钟脉冲输入端改接到相邻低位触发器的
40、端就可构成二进制异步减法计数器，其工作原理请读者自行分析。由上述分析，可以得出异步二进制计数器级间连接规律如表7-12所示，表中表示第i位触发器的时钟端 ，、表示触发器相邻低位触发器的输出端。图7-21 上升沿触发的D触发器构成的三位异步二进制加计数器 时序逻辑电路时序逻辑电路 异步计数器的最大优点是电路结构简单。其主要缺点是：由于各触发器翻转时存在延迟时间，级数越多，延迟时间越长，因此计数速度慢；同时由于存在延迟时间在有效状态转换过程中会出现过渡状态造成逻辑错误。基于上述原因，在高速的数字系统中，大都采用同步计数器。连接规律 触发器的触发沿 上升沿 下降沿 加法计数器 减法计数器 表7-11
41、步二进制计数器级间连接规律 时序逻辑电路时序逻辑电路 7.2.1.2 同步二进制计数器 （1）同步二进制加法计数器 图7-22示为由4个JK触发器组成的四位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲CP，显然，这是一个同步时序电路。各触发器的输入端可表示为（即驱动方程）：时序逻辑电路时序逻辑电路 图7-22 四位同步二进制加法计数器的逻辑图 时序逻辑电路时序逻辑电路 第一个触发器FF0，因为J0=K0=1，处于计数状态，每来一个计数脉冲就翻转一次。所以此级仍接成T触发器。第二个触发器FF1，因为J1=K1=Q0，在Q0=1时，处于计数状态，在CP下降沿到来时，FF
42、1翻转由0变1，以示进位。而Q0翻回到0。第三个触发器FF2，因为J2=K2=Q0Q1，只有在Q0=Q1=1时，处于计数状态，在CP下降沿到来时，FF2翻转由0变1，而Q1Q0翻回到0。第四个触发器FF3，因为J3=K3=Q0Q1Q2，只有在Q0=Q1=Q2=1时，处于计数状态，在CP下降沿到来时，FF3 翻转由0变1，而Q2Q1Q0翻回到0。由分析可得其状态表(表7-12)。时序逻辑电路时序逻辑电路 计数脉冲序号 电 路 状 态等效十进制数 Q3 Q2 Q1 Q0 0123756789101112131715 16 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1
43、 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 0 0 0 0 0123756789101112131715 0 表7-12 四位二进制同步加法计数器的状态表 时序逻辑电路时序逻辑电路 由于同步计数器的计数脉冲CP同时接到各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高，但电路结构比异步计数器复杂。如果将图四位同步二进制加法计数器触发器FF3、FF2、FF1的驱动信号分别改为 、就构成了四位二进制同步减法计数器，其工作过程请读者自行分析。时序逻辑电
44、路时序逻辑电路 （2）同步二进制可逆计数器 实际应用中，有时要求一个计数器既能作加计数又能作减计数。既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的四位二进制同步加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成四位二进制同步可逆计数器，如图7-23示。由图可知，各触发器的驱动方程为：时序逻辑电路时序逻辑电路 当加/减控制信号X=1时，FF1FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数；当加/减控制信号X=0时，FF1FF3中的各J、K端分别与低位各触发器的 端相连，作减法计数，实现了可逆计数器的功能。图7-23 二进制可逆计数器的逻辑图 时序逻辑电路时
45、序逻辑电路 7.2.2 7.2.2 十进制计数器十进制计数器 十进制计数器的每一位计数单元要有十个稳定的状态，分别用09十个数码表示。直接找到一个具有十个稳定状态的元件是非常困难的。目前广泛采用的方法，是用具有两个稳态的触发器组合成一位十进制计数器。如果用M表示计数器的模数，n表示组成计数器的触发器的个数，则应有M2n的关系。时序逻辑电路时序逻辑电路 对于十进制计数器而言，M=10，则n=4，即可由四位数触发器组成一位十进制计数器。上节中我们已经知道，四位触发器可组成四位二进制计数器，有十六个状态，用其组成十进制计数器只需十个状态来分别对应09十个数码，而需剔除其余的六个状态。这种表示一位十进
46、制数的一组四位二进制数码，称为二一十进制代码或称BCD码，所以十进制计数器也常称为二一十进制计数器。时序逻辑电路时序逻辑电路 从四位二进制的十六位组数码中选取十组二一十进制代码的方法称为编码，我们在第六章中已经介绍过，常见的BCD码有“8421”码、“2421”码、“5421”码等。下面我们通过两个具体电路来说明十进制计数器的功能及分析方法。7.2.2.1 十进制异步加法计数器 如图7-24、7-25给出了两个异步十进制计数器的逻辑电路图,从图中可见,各触发器的时钟脉冲端不受同一脉冲控制,各个触发器的翻转受J、K端控制外还要看是否具备翻转的时钟条件，因此分析起来较之同步计数器要复杂些。以7-2
47、4为例分析，用时序逻辑电路的分析方法对电路进行分析：时序逻辑电路时序逻辑电路 将低位触发器FF0移至高位，如下7-25图7-24 8421BCD码异步十进制加法计数器的逻辑图 图7-25 5421BCD码异步十进制加法计数器的逻辑图 时序逻辑电路时序逻辑电路 （1）时钟方程：（2）各触发器的驱动方程：（时钟脉冲源的下降沿触发。）时序逻辑电路时序逻辑电路 （3）将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（4）作状态表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，计算时要特别注意状态方程中的每一个表达式的有效时钟条件。各触发器只有当相应的触发沿到来时，才能按状态方程
48、决定其次态的转换，否则将保持原态不变。状态表如表7-13所示。时序逻辑电路时序逻辑电路 计数脉冲CP 触发器状态 Q3 Q2 Q1 Q0 对应十进制数 0123756789 10 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 0 0 0 0 0123756789 0 计数脉冲CP 触发器状态 Q3 Q2 Q1 Q0 对应十进制数 0123756789 10 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 0 01 0 0 11 0 1 01 0 1 11 1 0 00
49、0 0 0 0123756789 0 表7-13 8421BCD码计数器状态表 表7-14 5421BCD码计数器状态表 时序逻辑电路时序逻辑电路 由状态表7-13可画状态图。由于图7-24所示的电路中有4个触发器，它们的状态组合共有16种，而在8421BCD码计数器中只用了10种，称为有效状态，其余6种状态称为无效状态。在实际工作中，当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。用同样的分析方法可以分别求出6种无效状态下的次态，补充到状态图中，得到完整的状态图如图7-26所示，可见，电路能够自启动。时序逻辑电路时序逻辑电路 图
50、7-26 8421BCD码异步十进制全状态转换图 图7-27 5421BCD码异步十进制全状态转换图 时序逻辑电路时序逻辑电路 （5）归纳逻辑功能：由状态图可得出，图7-24所示电路是8421BCD码的异步十进制加法计数器。按照上述方法，可列出图7-25的状态表(表7-14)及全状态图7-27。实际上，从时序逻辑电路分析可得到，FF3FF1构成一个异步五进制加计数器，FF0构成了一位二进制计数器，两个计数器级联构成了“52=10”的十进制计数器。如果将FF0放在最高位，两个计数器级联构成了“25=10”，也是十进制计数器，但由于各位权数不同，就构成了不同编码方式的十进制计数器。由此，我们可以得