《第七讲静态时序逻辑电路优秀课件.ppt》由会员分享，可在线阅读，更多相关《第七讲静态时序逻辑电路优秀课件.ppt（40页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、第七讲静态时序逻辑电路第1页，本讲稿共40页TJU.ASIC Center-Arnold Shi时序逻辑电路时序逻辑电路两种存储机理：正反馈 基于电荷组合逻辑组合逻辑寄存器输出下一状态CLKQD当前状态输入第2页，本讲稿共40页TJU.ASIC Center-Arnold Shi存储机理存储机理静态时序逻辑动态时序逻辑第3页，本讲稿共40页TJU.ASIC Center-Arnold Shi正反馈正反馈:双稳态电路双稳态电路Vo1Vi25Vo1Vi25Vo1Vi1ACBVo 2Vi1=Vo2Vo1Vi2Vi2=Vo1第4页，本讲稿共40页TJU.ASIC Center-Arnold Shi亚稳
2、态亚稳态(Meta-Stability)过渡区的增益应当大于1,AB1,AB为稳态工作点，C C为亚稳态点触发翻转(写入数据)的方法：（1 1）切断反馈环（采用Mux Mux）（2 2）强制驱动（正确设计尺寸）AVi1=Vo2Vi2=Vo1BC第5页，本讲稿共40页TJU.ASIC Center-Arnold Shi存储单元的实现方法与比较存储单元的实现方法与比较v利用正反馈（再生）：静态（双稳态）静态:信号可以“无限”保持鲁棒性好:对扰动不敏感对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍尺寸大,限制了在计算结构如流水线式数据通路中的应用利用电荷存
3、储,动态（要求定期刷新，要求从存储电容中读出信号时不会干扰所存储的电荷，因此要求具有高输入阻抗的器件）第6页，本讲稿共40页TJU.ASIC Center-Arnold ShiLatch 与RegisterLatchLatch（以正电平敏感为例）当时钟是低电平时存储（锁存）数据DClkQDClkQvRegisterRegister以上升沿触发为例）,当时钟上升时存储（存入）数据.ClkClkDDQQ第7页，本讲稿共40页TJU.ASIC Center-Arnold ShiLatchLatch（锁存器）（锁存器）v电平灵敏（Level Sensitive）,不是边沿触发v可以是正电平灵敏或负电平
4、灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上v有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。第8页，本讲稿共40页TJU.ASIC Center-Arnold Shi正电平锁存器与负电平锁存器正电平锁存器与负电平锁存器正电平锁存器负电平锁存器第9页，本讲稿共40页TJU.ASIC Center-Arnold Shi基于基于Latch 的设计举例的设计举例负(Negative)latchNegative)latch在=0 0 时是透明的正（Positive）latch在=1 时是透明的负Latch逻辑逻辑
5、正Latchf第10页，本讲稿共40页TJU.ASIC Center-Arnold Shi时序电路的时间参数tCLKtDtQDATASTABLEDATASTABLERegisterCLKDQ(1)建立（建立（set-up)时间时间:tsu(2)维持（维持（hold）时间）时间:thold(3)时钟至输出（时钟至输出（clk-q）时间（）时间（max）:tclk-q(4)时钟周期：时钟周期：T(5)数据至输出（数据至输出（d-q）时间（）时间（max）:td-qtsutholdTclk-q第11页，本讲稿共40页TJU.ASIC Center-Arnold ShiRegister Registe
6、r 时序参数时序参数v注意当数据的上升和下降时间不同的时候，延时将不同。第12页，本讲稿共40页TJU.ASIC Center-Arnold ShiRegisterRegister与与latchlatch的时序的时序RegisterLatchClkDQtc2qClkDQtc2qtd2q第13页，本讲稿共40页TJU.ASIC Center-Arnold ShiLatch Latch 时序参数时序参数ClkDQ正电平Latchv注意当数据的上升和下降时间不同的时候，延时将不同。第14页，本讲稿共40页TJU.ASIC Center-Arnold Shi最高时钟频率最高时钟频率但同时需要满足:tc
7、dreg+tcdlogic tholdtcd:污染延时（contamination delay）=最小延时tclk-Q+tp,comb+tsetup TLOGICFF最高时钟频率需要满足第15页，本讲稿共40页TJU.ASIC Center-Arnold Shi研究不同时刻（研究不同时刻（t1,t2t1,t2）LOGICFFFFDQDQtclk-Q+tp,comb+tsetup T第16页，本讲稿共40页TJU.ASIC Center-Arnold Shi在同一时刻（t1t1）考虑holdtcdreg+tcdlogic thold第17页，本讲稿共40页TJU.ASIC Center-Arno
8、ld Shi写入（触发）静态Latch Latch 的方法：DCLKCLKDMUX MUX 实现弱反相器实现（强制写入）(控制门可仅用NMOSNMOS实现)以时钟作为隔离信号,它区分了“透明”（transparent transparent）和“不透明”（opaqueopaque）状态第18页，本讲稿共40页TJU.ASIC Center-Arnold Shi基于Mux 的Latch负（电平）latch(CLK=0 时透明)CLK10DQ正（电平）latch(CLK=1 时透明)0CLK1DQ第19页，本讲稿共40页TJU.ASIC Center-Arnold Shi基于（传输门实现的）Mux
9、 Mux 的LatchLatchCLKCLKCLKDQ（1 1）尺寸设计容易（2 2）晶体管数目多（时钟负载因而功耗大）第20页，本讲稿共40页TJU.ASIC Center-Arnold Shi基于（传输管实现）Mux Mux 的LatchLatchNMOS onlyNon-overlapping clocks不重叠时钟（1 1）仅NMOS NMOS 实现，电路简单，减少了时钟负载（2 2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）CLKCLKCLKCLKQMQM第21页，本讲稿共40页TJU.ASIC Center-Arnold Shi主从（Master-Slave Maste
10、r-Slave）边沿触发寄存器时钟为高电平时，主Latch Latch 维持，QM QM 值保持不变，输出值Q Q 等于时钟上升沿前的输入D D 的值，效果等同于“正沿触发”效果等同于“负沿触发”的主从寄存器只需互换正LatchLatch和负LatchLatch的位置第22页，本讲稿共40页TJU.ASIC Center-Arnold Shi传输门实现的正负latchlatch实现实现MSMS寄存器寄存器基于传输门多路开关的latch latch 对负Latch正Latch第23页，本讲稿共40页TJU.ASIC Center-Arnold Shi建立时间、延迟时间和维持时间v建立时间：I1+
11、T1+I3+I2I1+T1+I3+I2v延迟时间：T3+I6T3+I6v维持时间：约为0 0第24页，本讲稿共40页TJU.ASIC Center-Arnold ShiClk-Q Clk-Q 的延时的延时第25页，本讲稿共40页TJU.ASIC Center-Arnold ShiSet-up Time Set-up Time 的仿真过程的仿真过程VoltsTime(ns)DclkQQMI2 outtsetup=0.21 ns正常工作第26页，本讲稿共40页TJU.ASIC Center-Arnold ShiSet-up TimeSet-up Time的仿真的仿真VoltsTime(ns)Dcl
12、kQQMI2 outtsetup=0.20 ns没有正确触发第27页，本讲稿共40页TJU.ASIC Center-Arnold Shi减少时钟负载的主从寄存器采用弱反相器可减少一个时钟控制的传输门n设计复杂性增加：尺寸设计要保证能强制写入n反相导通：当T2 T2 导通时，第二个触发器有可能通过传输门T2 T2 的耦合而影响第一个触发器存储的数据。第28页，本讲稿共40页TJU.ASIC Center-Arnold Shi伪静态锁存器vClk Clk 为低时，为双稳态（静态）vClk Clk 为高时，输入值写入并存放在内部电容上（动态）第29页，本讲稿共40页TJU.ASIC Center-A
13、rnold Shi非理想时钟非理想时钟!clkclk理想时钟!clkclk非理想时钟clock skew1-1 overlap0-0 overlap第30页，本讲稿共40页TJU.ASIC Center-Arnold Shi时钟重叠问题CLKCLKAB(a)电路图(b)重叠的一对时钟XDQCLKCLKCLKCLK用伪静态锁存器构成的主从触发器当Clk 和反Clk 发生重迭时，可能引起失效：当Clk 和反Clk 同时为高时，A 点同时为In 和B 点驱动，造成不定状态当Clk 和反Clk 同时为高一段较长时间时，In 可以直接穿通经过主从触发器采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分
14、不能太长以免漏电时间过长引起出错第31页，本讲稿共40页TJU.ASIC Center-Arnold Shi产生两相不重叠时钟的电路clkclk1clk2AclkABBclk1clk2第32页，本讲稿共40页TJU.ASIC Center-Arnold ShiPower PCPower PC的触发器的触发器DQclk!clk!clkclk01101!clkclk主 transparent从 hold主 hold从 transparent0101第33页，本讲稿共40页TJU.ASIC Center-Arnold Shi低电压静态LatchLatch第34页，本讲稿共40页TJU.ASIC Ce
15、nter-Arnold ShiRS-RS-触发器（flip-flop）v由交叉的由交叉的NOR(或或NAND)门构成门构成SQRQ第35页，本讲稿共40页TJU.ASIC Center-Arnold Shi CMOS CMOS 钟控钟控 SR SR 锁存器锁存器110 0onoffoff-onoff-on 01 onoffoffon on on off offM1SRclkclk!QQM2M3M4M5M6M7M80 10 1第36页，本讲稿共40页TJU.ASIC Center-Arnold Shi瞬态响应瞬态响应Q&!Q(Volts)SET!QQTime(ns)tc-!Qtc-Q第37页，本讲稿共40页TJU.ASIC Center-Arnold Shi输出电压与尺寸的关系输出电压与尺寸的关系W/L5and6!Q(Volts)W/L2and4=1.5m/0.25 mW/L1and3=0.5m/0.25 mW/L5and6 3第38页，本讲稿共40页TJU.ASIC Center-Arnold Shi尺寸问题尺寸问题输出电压依赖于器件尺寸瞬态响应第39页，本讲稿共40页TJU.ASIC Center-Arnold Shi传输管传输管 CMOS SR CMOS SR 锁存器锁存器clkclkSRM1SRclk!QQM2M3M4M5M6clk第40页，本讲稿共40页