《（中职)电工电子基础第七章 时序逻辑电路电子课件.pptx》由会员分享，可在线阅读，更多相关《（中职)电工电子基础第七章 时序逻辑电路电子课件.pptx（67页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、YCF正版可修改PPT（中职)电工电子基础第七章 时序逻辑电路ppt电子课件第七章 时序逻辑电路本章学习要点（1）RS触发器的结构、逻辑功能及工作原理。（2）集成JK触发器、D触发器的逻辑功能及应用。（3）常用时序逻辑电路的功能、型号及应用。在数字电路中，除组合逻辑电路外，还有时序逻辑电路。时序逻辑电路与组合逻辑电路不同，它在任何时刻的输出不仅取决于该时刻的输入，而且取决于输入信号作用前的输出状态。时序逻辑电路一般包含组合逻辑电路和存储电路两部分，其中存储电路是由具有记忆功能的触发器组成的。触发器是存储一位二进制数字信号的基本逻辑单元电路。触发器具有两个稳定状态，分别用逻辑1和逻辑0表示。在触
2、发信号的作用下，两个稳定状态可以相互转换（称为翻转）。当触发信号消失后，电路能将新建立的状态保持下来。因此，这种电路也称为双稳态电路。计算机中的寄存器就是用触发器构成的。触发器的逻辑功能常用状态转换特性表和时序图（波形图）描述。知识链接在数字系统中，常常需要记忆和存贮各种数据和信息，实现这些记忆和存贮的电路叫做双稳态触发器，简称触发器。双稳态触发器具有两个稳定的工作状态，即端Q=1,Q=0是一种稳定的工作状态;Q=0,Q=1是触发器的另一种稳定状态。如果没有信号的触发，触发器将永远保持原来的状态不变(不能断电)。利用触发器的这一特点，可以用来存贮和记忆信息。一个触发器可以记忆和存贮一位二进制信
3、息。触发器是一种最基本的记忆单元电路。它除了记忆和存贮单元外，也可以构成各种计数器。触发器的性质一、基本RS触发器 基本RS触发器又称RS锁存器，在各种触发器中，它的结构最简单，是各种复杂结构触发器的基本组成部分。1.与非门组成的基本RS触发器 1）电路组成图7-1（a）所示电路是由两个与非门交叉反馈连接成的基本RS触发器。S、R是两个触发信号输入端，字母上的非号表示触发信号是低电平（称为低电平有效），也就是说，该两端没有加触发信号时处于高电平，加触发信号时变为低电平。Q、Q为触发器的两个互补信号输出端，通常规定以Q端的状态作为触发器的状态。当输出端Q=1时，称为触发器的1态，简称1态；当Q=
4、0时，称为触发器的0态，简称0态。基本RS触发器的逻辑符号如图7-1（b）所示，S、R端的小圆圈表示该触发器的触发信号为低电平有效。2）逻辑功能分析 在基本RS 触发器中，触发器的输出不 仅由触发信号决定，而且当触发信号消失后，电路能依靠自身的正反馈作用，将输出状态 保持下去，即具备记忆功能。其工作情况分析如下。（1）当S=R=1时，电路有两个稳定状 态：Q=1，Q=0 和 Q=0，Q=1，把前者称为 1状态或置位状态，把后者称为0状态或复 位状态。若S=R=1，这两种稳定状态将保持 不变。例如，当Q=1，Q=0 时，Q反馈到 D1，输入端Q 为高电平 1，Q 反馈到 D2，由于R=1，Q 恒
5、为低电平 0。因此，又把触发器称为双稳态电路。（2）当R=1，S=0（即在S 端加有低电平触发信号）时，Q=1，D2 门输入全为1，Q=0，触 发器被置为1状态。把S 端称为置1输入端，又称置位端，这时，即使S端恢复到高电平，Q=1，Q=0 的状态仍将保持下去，这就是触发器的记忆功能。（3）当R=0，S=1（即在R端加有低电平触发信号）时，Q=1，D1门输入全为1，Q=0，触发器被置为0状态。把R端称为置0输入端，又称复位端，这时，即使R端恢复到高电平，Q=0，Q=1的状态也将继续保持下去。（4）当R=0，S=0（即在R、S端同时加有低电平触发信号）时，D1和D2门输出都为高电平，即Q=Q=1
6、。这是一种未定义的状态，既不是1状态，也不是0状态，在RS触发器中属于不正常状态，这种状态是不稳定的，称之为不定状态。在这种情况下，当R=S=0的信号同时消失变为高电平后，触发器转换到什么状态将不能确定，可能为1状态，也可能为0状态。对于这种不定状态，在使用中是不允许出现的，应予以避免。3）逻辑功能的描述 在描述触发器的逻辑功能时，为了便于分析，我们规定：触发器在接收触发信号之前的原稳定 状态称为初态，用Qn 表示；触发器在接收触发信号之后建立的新稳定状态称为次态，用Qn+1 表示。触发器的次态Qn+1 是由触发信号和初态Qn 的值共同决定的。例如，当Qn=1 时，若S=0，R=1，则 Qn+
7、1=1，触发器的状态将维持不变；若S=1，R=0，则 Qn+1=0，即触发器由 1 状态翻转到 0 状态。在数字电路中，常采用下述两种方法描述触发器的逻辑功能。（1）状态转换特性表。由上一章内容可知，描述逻辑电路输出与输入之间逻辑关系的表格称为 真值表。由于触发器次态Qn+1 不仅与输入的触发信号有关，而且与初态Qn 有关，所以应把Qn 也作 为一个逻辑变量（称为状态变量）列入真值表，把这种含有状态变量的真值表称为触发器的状态转 换特性表，简称特性表。基本RS 触发器的特性表见表7-1。表中，Qn+1 与 Qn、R、S之间的关系 直观表达了 RS 触发器的逻辑功能。表 7-2 为简化的特性表。
8、（2）时序图。时序图又称波形图，是以波形图的方式描述触发器的逻辑功能的。在图 7-1（a）所示电路中，假设触发器的初态为Q=0，Q=1，触发信号R、S 的波形已知，则根据表7-1可画 出 Q 和Q 波形，如图 7-2 所示。在正常工作条件下，当触发信号到来时（低电平有效），触发器翻转成相应的状态，当触发信 号过后（恢复到高电平），触发器的状态将维持不变。因此，基本 RS 触发器具有记忆功能。2.或非门组成的基本RS触发器 或非门组成的基本 RS 触发器的逻辑图和逻辑符号如图 7-3 所示。触发信号输入端 R、S 在没有加触发信号时应处于低电平状态，当加触发信号时变为高电平（称 为高电平有效）。
9、例如，当R=1，S=0 时，D2 输出低电平，D1 输入全为 0 而使输出Q=1，即触发器 被置为 0 状态。其特性表见表 7-3，时序图如图 7-4 所示。二、同步触发器前面介绍的基本RS 触发器的触发信号直接控制 着输出端的状态，而实际应用时，常常要求触发器的 状态只在某一指定时刻变化，这个时刻可由外加时钟 脉冲（简称CP）来决定。由时钟脉冲控制的触发器 称为同步触发器。同步触发器的时钟脉冲触发方式分 为高电平有效和低电平有效两种类型。1.同步RS触发器 1）电路组成 同步RS 触发器是同步触发器中最简单的一种，其逻辑图和逻辑符号如图 7-5 所示。图中，D1 和 D2 组成基本RS 触发
10、器，D3 和 D4 组成输入控制门 电路。CP 是时钟脉冲信号，高电平有效，即 CP 为高电平时，输出状态可以改变，CP 为低电平时，触发器保持原状态不变。2）逻辑功能分析（1）当 CP=0 时，Q3=Q4=1，此时触发器持原状态不变。（2）当 CP=1 时，Q3=S，Q4=R，触发器将按基本 RS 触发器的规律发生变化。此时同步 RS 触发 器的状态转换特性表与表 7-3 相同。3）初始状态的预置 在实际应用中，有时需要在时钟脉冲CP 到来之前，预先将触发器设置成某种状态，为此，在 同步RS 触发器电路中设置了直接置位端Sd和直接复位端 Rd（均为低电平有效）。如果在Sd或Rd端 加低电平，
11、则可以直接作用于基本RS 触发器，使其置 1 或置 0，不受CP 脉冲限制，故Sd 和Rd 也 称为异步置位端和异步复位端。初始状态预置完毕后，S 和 R 应处于高电平，触发器才能进入正常 的同步工作状态。其工作情况可用图 7-6 所示的波形图来描述。2.同步D触发器 1）电路组成 同步 D 触发器又称 D 锁存器，其逻辑图和逻辑符号如图 7-7 所示。与同步RS 触发器相比，同步D 触发器只有一个触发信号输入端D 和一个同步信号输入端CP，也可以设置直接置位端和直接复位端。2）逻辑功能分析 当 CP=0时，触发器状态保持不变。当CP=1 时，若 D=0，则触发器被置0，Q=0；若 D=1，则
12、触发器被置 1，Q=1。直接置位端和直接复位端的作用不受CP 脉冲的控制。同步D 触发器的特 性表和时序图不再给出，可自行分析。3.同步触发器的应用问题 同步脉冲（时钟脉冲）高电平有效的同步触发器，其状态在 CP=1 时才可能变化；同步脉冲低 电平有效的同步触发器，其状态在 CP=0 时才可能变化。同步触发器要求在CP 有效期间，R、S 的状态或D 的状态应保持不变，否则可能会引起触发 器状态的相应变化，使触发器的状态不能严格地同步变化，从而失去同步的意义。因此，这种工作 方式的触发器在应用中受到一定的限制，现已逐渐被边沿触发器所代替。三、边沿触发器边沿触发器的状态变化由时钟脉冲CP 控制，且
13、只在某一特定的时刻（CP 上升沿或下降沿所 对应的时刻）发生变化，而在CP 持续期间触发器的状态保持不变。与同步触发器相比，边沿触发 器的抗干扰能力和工作可靠性有了较大提高。按触发器状态变化所对应的CP 时刻的不同，可把边沿触发器分为CP 上升沿触发方式和CP 下降沿触发方式，也称CP 正边沿触发方式和CP 负边沿触发方式。按实现的逻辑功能不同，可把 边沿触发器分为边沿 D 触发器和边沿 JK 触发器。1.边沿D触发器 1）逻辑符号 边沿D 触发器的逻辑符号如图7-8所示，图中Rd 为异步直接复位端，Sd 为异步直接置位端，D 为数据信号输入端，符号图中Rd、Sd 端的小圆圈表示低电平有效。该
14、触发器为CP 上升沿触发（CP 端若有小圆圈表示触发器为 CP 下降沿触发）。2）逻辑功能 当 CP=0 或 CP=1 时，触发器的状态保持不变。当CP 下降沿到来时，触发器的状态也保持不变。只有在CP 上升沿到来的时刻，触发器的状态 才会发生变化。若这一时刻D=0，触发器的状态将被置0；若这一时刻 D=1，触发器的状态将被置 1。综上所述，这种边沿触发器的状态只有在CP 的上升沿到来时才可能 改变，除此之外，在CP 的其他任何时刻，触发器都将保持状态不变，故 把这种类型的触发器称为正边沿触发器或上升沿触发器。除上述正边沿触发的 D 触发器之外，还有在时钟脉冲下降沿触发的 负边沿D 触发器，与
15、正边沿D 触发器相比较，只是触发器翻转时所对 应的时钟脉冲CP 的触发沿不同，其所实现的逻辑功能均相同，在此不 再赘述。3）逻辑功能描述 根据以上分析，可以归纳出边沿D 触发器在CP 上升沿到来时的特性表，见表 7-4，简化的D 触发器特性表见表 7-5，时序图如图 7-9 所示。另外，因为构成逻辑门电路的晶体管在进行状态转换时需要一定的时间，所以逻辑门在进行 状态转换的过程中，输出状态的转换不可避免地滞后于输入触发信号，会产生一定的延迟。在触 发器电路中，要保证触发器工作可靠，触发器时钟脉冲的工作频率应有限制，不能超过其最高工作 频率。4）边沿 D 触发器的应用实例 74HC74是一种集成正
16、边沿双D 触发器，内含两个上升沿触发的D 触发器。图7-10是利用 74HC74 构成的单按钮电子转换开关电路，该电路只利用一个按钮即可实现电路的接通与断开。图 7-10 所示电路中，74HC74 的 D 端和Q相连，即D 的状态总是和Q的状态相同，和Q 的 状态相反。每按一次按钮 S，相当于为触发器提供一个时钟脉冲上升沿，触发器状态翻转一次。假 设触发器原来处于 0 状态，即Q=0，D=Q=1，当按下 S 时，触发器的状态由 0 翻转为 1，即Q=1，D=Q=0。当再次按下S时，触发器的状态又由1翻转到0。Q 端经晶体管VT驱动继电器KA，利 用 KA 控制的开关即可控制其他电路。2.边沿J
17、K触发器 1）逻辑符号 边沿 JK 触发器的逻辑符号如图 7-11 所示，其中，图 7-11（a）为 CP 上升沿触发，图 7-11（b）为CP 下降沿触发，除此之外，二者的逻辑功能完全相同。图中，J、K为触发信号输入端，Rd、Sd 为直接复位端和直接置位端，二者均为低电平有效。2）逻辑功能 下降沿触发的JK 触发器的功能见表7-6，表7-7为JK 触发器简化的功能表，时序图如图7-12 所示。从表中可以看出，当直接复位端和直接置位端不起作用（都为高电平）时，JK 触发器有四 种功能：当CP 脉冲的触发沿到来时，若J、K 同时为 0，则触发器的状态保持不变；若J=0，K=1，则触发器被置 0；
18、若 J=1，K=0，则触发器的状态和原状态相反，即 Qn+1=Qn，触发器的状态翻转。3）边沿 JK 触发器的应用实例 74HC112 内含两个下降沿 JK 触发器，图 7-13（a）是利用 74HC112 组成的二分频和四分频电 路。分频是指电路输出信号的频率是输入信号频率的 1/N（其中 N 为整数，即分频次数），也就是说，输出信号的周期等于输入信号周期的 N 倍。图 7-13（a）所示电路中，两个 JK 触发器的输入端均接高电平1，由JK 触发器的功能表可知，两个触发器在相应的时钟脉冲下降沿到来时均翻转。这里，F0 触发器的时钟脉冲输入端接时钟脉冲信 号 CP，其输出端Q0接F1触发器的
19、时钟端，作为 F1 的时钟信号，因此，F1 只有在Q0的下降沿到来时才翻转。假设电路开始工作时，各级触发器的起始状态均为 0，即Q0=Q1=0，Q0=Q1=1。在第一个CP 的下降沿到来时，F0 发生翻转，Q0 由 0 状态变为 1 状态，Q0由 1 状态变为 0 状态，Q0的下降沿又 使F 1 发生翻转，Q1 由0状态变为1状态。在第二个CP 的下降沿到来时，F0 又由1状态变为0状 态，此时，由于Q0为上升沿，所以F1 不翻转，Q1 的状态不变。同理，在第三个CP的下降沿到来时，F0、F1 又同时发生翻转。这样，当不断输入 CP 脉冲时，就可以从Q0、Q1 端分别得到相对于 CP 频率的二
20、分频和四分频信号输出。其波形图如图 7-13（b）所示。一、计数器的功能和分类计数器是一种应用广泛的时序逻辑电路，它不仅可用来对脉冲计数，而且常用于数字系统的定时、延时、分频及构成节拍脉冲发生器等。计数器种类繁多，按计数长度可分为二进制、十进制及N进制计数器，按计数脉冲的引入方式可分为异步计数器和同步计数器两类，按计数的增减趋势可分为加法、减法及可逆计数器。无论是哪种计数器，其组成和其他时序电路类似，都含有存储单元（这里通称为计数单元），有时还增加一些组合逻辑门电路，其中存储单元是由触发器构成的。知识链接一、计数器的功能及应用1.功能:对时钟脉冲CP计数。2.应用:分频、定时、产生节拍脉冲和脉
21、冲序列、进行数字运算等。二、计数器的特点1.输入信号:计数脉冲CPMoore型2.主要组成单元:时钟触发器计数器的特点二、异步计数器异步计数器的计数脉冲没有同时加到所有触发器的CP 端。当计数脉冲到来时，各触发器的翻 转时刻不同，所以，在分析异步计数器时，要特别注意各触发器翻转所对应的有效时钟条件。异步二进制计数器是计数器中最基本、最简单的，由多个触发器连接而成，计数脉冲一般加到 最低位触发器的 CP 端，其他各级触发器由相邻低位触发器的输出信号来触发。1.异步二进制加法计数器 图 7-14 所示电路是利用三个下降沿JK 触发器构成的异步二进制加法计数器。计数脉冲CP加至最低位触发器 F0 时
22、钟端，低位触发器的Q 端依次接到相邻高位触发器的时钟端，因此，它是异 步计数器。图 7-14 中，JK 触发器的J、K 输入端为高电平，根据JK 触发器的逻辑功能可知，当JK 触发 器的J、K 端同时为 1 时，每来一个时钟脉冲，对应着时钟脉冲的触发沿，触发器的状态都将翻转 一次，具有这种功能的触发器也称为计数工作方式的触发器，简称 T触发器。电路工作时，每输入 一个计数脉冲，F0 的状态翻转计数一次，而高位触发器在其相邻的低位触发器从 1 状态变为 0 状态 时才进行翻转计数，如F1是在Q0由1状态变为0状态时翻转，F2是在Q1由1状态变为0状态时翻转，除此之外，F1、F2 都保持原来状态。
23、该计数器的状态转换特性表见表 7-8，时序图如图 7-15 所示。计数器的状态转换规律也可以用图 7-16 所示的状态转换图来表示。状态转换图是用图形的方式 描述各触发器的状态转换关系。图中，各圆圈内的数字表示三个触发器Q2Q1Q0 的状态，箭头表示 计数脉冲CP到来后各触发器的状态转换方向。可以看出，若把三个触发器Q2Q1Q0 的状态看成是一 个二进制数，则每来一个计数脉冲，计数器的状态加 1，所以它是一个异步 3 位二进制加法计数器。另外，通过图7-15所示的时序图还可看出：Q0 的频率只有CP 的 1/2，Q1 的频率只有CP 的 1/4（1/22），Q2 的频率为CP 的 1/8（1/
24、23），即计数脉冲每经过一级触发器，输出脉冲的频率就减小 1/2，因此，计数器还具有分频功能。由 n 个触发器构成的二进制计数器，其末级触发器输出脉冲的 频率为 CP 的 1/2n，即可以对 CP 进行 2n 分频。异步 3 位二进制加法计数器也可采用上升沿D 触发器来构成，如图 7-17（a）所示。图中，各 D 触发器连接成 T触发器，高位触发器的时钟端接相邻低位触发器的Q端，其时序图如图 7-17（b）所示。知识链接必须满足二进制数的减法运算规则:0-1不够减，应向相邻高位借位，即10-1=1。组成二进制减法计数器时，各触发器应当满足:每输入一个计数脉冲，触发器应当翻转一次(即用T触发器)
25、;当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。异步二进制减法计数器知识链接(1)JK触发器组成的3位异步二进制减法计数器(用CP脉冲下降沿触发)。3位异步二进制减法计数器(a)逻辑图（b）时序图知识链接3位二进制减法计数器状态表3位异步二进制减法计数器的状态转换图知识链接(2)D触发器构成的3位异步二进制减法计数器(用CP脉冲上升沿触发)触发器构成的3位异步二进制减法计数器知识链接异步二进制计数器的构成方法可以归纳为:N位异步二进制计数器由N个计数型(T)触发器组成。若采用下降沿触发的触发器加法计数器的进位信号从Q端引出减法计数器的借位信号从Q端引出若采用上升沿
26、触发的触发器加法计数器的进位信号从Q端引出减法计数器的借位信号从Q端引出N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。知识链接异步二进制计数器优点:电路较为简单。缺点:进位(或借位)信号是逐级传送的，工作频率不能太高;状态逐级翻转，存在中间过渡状态。2.异步十进制加法计数器 虽然二进制计数器有电路简单、运算方便等优点，但人们常用的毕竟是十进制数，因此，在数 字系统中还经常用到十进制计数器。一位十进制数有09共十个数码，即一位十进制计数器应该有10种不同的状态。由于一个 触发器可以表示两种状态，组成一位十进制计数器需要4个触发器。4个触发器共有24=16 种不 同的状态，可以从16
27、种状态中选取10种状态（称为有效状态）分别表示为0、1、2、3、4、5、6、7、8、9这十个数码，其余的6种多余状态（称为无效状态）不用，使计数器的状态按十进 制计数规律变化，这样就得到一位十进制计数器。十进制计数器的编码方法有多种，常用的是 8421BCD 码。异步十进制计数器通常是在二进制计数器基础上，通过一定的方法消除多余的无效状态后实现 的，并且一旦电路误入多余的无效状态后，它应具有自启动功能。自启动是指计数器由于某种原因 进入无效状态时，在时钟脉冲连续作用下，能自动从无效状态返回到有效状态，正常工作后，重新 在有效状态中循环。图 7-18 所示是由 4 个JK 触发器构成的 8421
28、BCD 码异步十进制加法计数器，该电路具有自启 动和向高位计数器进位的功能。下面分析其计数原理。由图可知，F0F2 中除 F1 的 J1 端与 F3 的Q3 端连接外，其他输入端均为高电平（图中使用的触 发器假定为 TTL 电路，输入端悬空，相当于高电平），由此可知，在 F3 触发器翻转前，即从0000 起到 0111 为止 Q3=1，F0F2 的翻转情况与 3 位二进制加法计数器相同。当经过 7 个计数脉冲 CP 后，F3F0 的状态为 0111 时，Q2=Q1=1，使 F3 的两个J 输入端均为1（J=Q1Q2），为 F 3 由0状态变为1 状态准备了条件。当第8个计数脉冲CP 输入后，F
29、0 F 2 均由1状态变为0状态，F3 由0状态变 为 1 状态，即 4 个触发器的状态变为 1000，此时Q3=1，Q3=0，因 Q3 与 J1 端相连，所以J1=0，而 K1=1，使下一次由 F0 来的负脉冲（Q0 由 1 变为 0 时）只能使 F1 置 0，F1 将保持不变。第 9 个计数脉冲到来后，计数器的状态为 1001，同时进位端由 0 变为 1。当第10个计数脉冲到来后，Q0 产生负跳变（由 1 变为 0），由于Q3=0，F 不翻转，Q0 能直接 触发 F3，使Q3 由 1 变 0，从而使 4 个触发器跳过 10101111 六个状态而复位到初始状态 0000，同 时进位端C 由
30、 1 变为 0，产生一个负跳变，向高位计数器发出进位信号。这样便实现了十进制加法 计数功能。异步十进制加法计数器的状态转换特性表见表 7-9，时序图如图 7-19 所示。3.异步N进制计数器 除了二进制和十进制计数器之外，在实际工作中，往往还需要其他不同进制的计数器，如时钟 秒、分、小时之间的关系或工业生产线上产品包装个数的控制等，把这些计数器统称为N 进制计 数器。异步 N 进制计数器的构成方式和异步十进制计数器基本相同，也是在二进制计数器的基础上 利用一定的方法跳过多余的状态后实现的。例如，五进制计数器可以用三个触发器组成，其状态转 换规律可以按图 7-20 所示的状态转换图进行。从图中可
31、以看出，每经过 5 个时钟脉冲，计数器的状态循环变化一次，故计数容量为 5，为五 进制计数器。由于组成异步计数器的各触发器翻转时刻不同，因而工作速度低。为提高计数器的工作速度，建议采用同步工作方式的计数器，即同步计数器。三、同步计数器同步计数器就是将计数脉冲同时加到各触发器的时钟输入端，使各触发器在计数脉冲到来时同 时翻转。1.同步二进制加法计数器 由三个K 触发器构成的同步3位二进制加法计数器的逻辑图如图7-21（a）所示，CP 是输入 的计数脉冲。由图可以看出，对于最低位的 F0 触发器，每输入一个计数脉冲，其输出状态翻转一 次；对于 F1 触发器，只有当 F0 为 1 态时，在下一个计数
32、脉冲到来时才翻转；对于触发器 F2，只有 在F0、F1 全为 1 态时，在计数脉冲的作用下才翻转。其时序图如图 7-21（b）所示，与异步二进制 加法计数器的时序图完全相同。不过，异步工作方式的计数器各触发器的状态转换不是由同一个触 发脉冲触发的，通常是低位触发器的状态先翻转，其输出再去触发高位触发器，各触发器状态的翻 转不在同一时刻进行，但同步工作方式的计数器触发器的状态是由同一个触发脉冲触发的。同步二 进制计数器的状态转换特性表与异步二进制计数器也完全相同，见表 7-8。2.同步十进制计数器 和异步十进制计数器的构成一样，若在同步二进制计数器的基础上通过一定的方法跳过多余的 无效状态后，也
33、可构成同步十进制计数器，其电路不再给出。同步十进制计数器的时序图和状态转 换特性表与异步十进制计数器的完全相同。通过上述分析可以看出，由于异步计数器的触发信号通常是逐级传递的，触发信号要被延时，因而其计数速度受到限制，工作频率不能太高；而同步计数器的计数脉冲是同时触发计数器中的全 部触发器，各触发器的翻转与 CP 同步，所以工作速度较快，工作频率较高。四、通用集成计数器目前使用的计数器通常是集成计数器。为了增强集成计数器的功能，通常在集成计数器上附加 一些功能，这种带有附加功能的集成计数器称为通用集成计数器，这样就可以用通用集成计数器组 成各种进制的计数器。下面介绍典型的集成计数器 74HC1
34、61。1.主要功能 74HC161 是一种可预置数的同步计数器，在计数脉冲上升沿作用下进行加法计数，其主要功能如下。1）清零 74HC161 有一个低电平有效的异步（直接）清零端R，当异步清零端R为低电平时，计数器直 接清零。2）预置数 在实际工作中，有时在开始计数前，需将某一设定数据预先写入计数器，然后在计数脉冲CP 的作用下，从该数值开始做加法或减法计数，这种过程称为预置数。74HC161 有 4 个并行预置数数 据输入端D0D3 和一个低电平有效的预置数控制端LD。当预置数控制端LD为低电平时，在计数 脉冲CP 上升沿的作用下，并行预置数数据输入端D0D3 所输入的数据被送入计数器，使计
35、数器的 状态和并行预置数数据输入端的状态相同，这种预置数方式称为同步预置数。当LD为高电平时，预置数数据输入端不起作用。3）计数控制 74HC161有两个计数控制端ET 和 EP，当计数控制端ET 和 EP 均为高电平时，在CP 上升沿 作用下计数器进行计数，Q0Q3 同时变化；当 ET 或 EP 有一个为低电平时，则禁止计数。4）进位 74HC161 有一个进位输出端CO，该输出端在其他情况下为低电平，只有当计数器的ET=1，并 且计数器的输出全部为1时，CO才为高电平，即CO=Q3Q2Q1Q0ET。计数器计数时，当计数到最大，四个输出端 Q3Q2Q1Q0 为 1111 时，CO 输出高电平
36、，其持续时间等于 CO 的高电平持续时间。2.应用实例 1）应用实例 1：将 74HC161 接成六进制计数器 利用 74HC161 和一个与非门构成的六进制计数器如图 7-22 所示。电路中，4 个预置数数据输 入端 D0D3 均接低电平，清零端R接高电平，Q2、Q0 经与非门与预置数控制端LD相连。不难分析，当计数器计到Q3Q2Q1Q0=0101（对应十进制数 5）时，LD为低电平，在第 6 个CP 上升沿到来后将 D3D2D1D0=0000的数据置入计数器，使Q3Q2Q1Q0=0000，所以计数器的输出只有 00000101 六种有 效状态，为六进制计数器。2）应用实例 2：74HC16
37、1 的级联当需要位数更多的计数器时，可按图7-23所示 电路进行级联。图中，同步清零端R、预置数控制端 LD及计数脉冲端CP 均分别并接在一起。第一级（最 低位）的计数控制端EP 和 ET 接+UDD，使它处于计 数状态。第一级的进位输出端CO 接第二级的ET，第 二级的进位输出端CO 接第三级的ET；第二级和第三级的EP 接+UDD。这样，只有当第一级的输出状态 Q3Q2Q1Q0=1111，进位输出端 CO 为高电平时，第二级 才能计数。只有当第一级和第二级的8个输出状态为 11111111（都为 1）时，第一级的进位输出端CO（第二级的ET 端）为高电平，第二级的CO 也为高电平，第三级才
38、能计数。三级的EP端也可以接在一起，作为整个计数器的计数控制端，为1时计数器计数，为 0 时计数器状态保持不变。一、寄存器的功能和分类在数字系统中，常常需要将一些数码存放起来，以便随时调用，这种存放数码的逻辑部件称为寄存器。寄存器必须具有记忆单元触发器。因为触发器具有0和1两个稳定状态，所以一个触发器只能存放一位二进制数码，存放N位数码就应具备N个触发器。一般寄存器都是在时钟脉冲的作用下把数据存放或送出触发器的，故寄存器还必须具有起控制作用的电路，以保证信号的接收和清除。寄存器按所具备的功能不同可分为数码寄存器和移位寄存器两大类。二、数码寄存器数码寄存器只具有接收数码和 清除原有数码的功能，在
39、数字电路 系统中，常用于暂时存放某些数据。1.数码寄存器的原理 图7-24所示为一个由4个D 触发器构成的4位数码寄存器。4 个触发器的数据输入端D3D0 作为 寄存器的数码输入端；时钟脉冲输 入端CP 接在一起，作为送数脉冲控制端。这样在 CP 上升沿的作用下，就可以将 4 位数码寄存到 4 个触发器中。在上述数码寄存器中要特别注意，由于触发器为边沿触发，在送数脉冲CP的触发沿到来之前，输入的数码一定要预先准备好，以保证触发器的正常寄存。2.集成数码寄存器 将构成寄存器的各个触发器以及有关控制逻辑门集成在一个芯片上，就可以得到集成数码寄存 器。集成数码寄存器种类较多，常见的由触发器构成的有四
40、D触发器（如 74HC175）、六 D触发器（如 74HC174）及八 D触发器（如 74HC374、74HC37）等。由锁存器（同步 D触发器）组成的寄存器，常见的有八D型锁存器（如 74HC373）。锁存器与触发器的区别是：锁存器的时钟脉冲触发方式为电 平触发，此时时钟脉冲信号又称为使能信号，分高电平有效和低电平有效两种。当使能信号有效时，由锁存器组成的寄存器，其输出跟随输入数码的变化而变化（相当于输入直接接到输出端）；当使能 信号结束时，输出保持使能信号跳变时的状态不变，因此，这类寄存器有时也称为“透明”寄存器。三、移位寄存器移位寄存器除具有存储数码的功能外，还具有使存储的数码移位的功能
41、。移位功能是指寄存器 中所存的数据可以在移位脉冲作用下逐次左移或右移。根据数码在寄存器中移动情况的不同，又可 把移位寄存器分为单向移位型和双向移位型。从输入数码和输出数码的方式来看，又可分为串入、并入，串出、并出等。1.单向移位寄存器 图 7-25 所示是用 D 触发器组成的单向移位寄存器。其中每个触发器的输出端Q 依次接到高一 位触发器的D 端，只有第一个触发器 F0 的 D 端接收数据。所有触发器的复位端R 并联在一起作为 清零端，时钟端并联在一起作为移位脉冲输入端 CP，所以它是同步时序电路。每当移位脉冲上升沿到来时，输入数据便一个接一个地依次移入 F0，同时每个触发器的状态也 依次转移
42、给高一位触发器，这种输入方式称为串行输入。假设输入的数码为1011，那么在移位脉 冲的作用下，寄存器中数码移动过程的时序图如图 7-26 所示。可以看到，当经过 4 个CP 脉冲后，1011 这 4 位数码就全部移入寄存器中，Q3Q2Q1Q0=1011，这时可以从 4 个触发器的Q 端同时输出数 码 1011，这种输出方式称为并行输出。若需要将寄存的数据从 Q3 端依次输出（即串行输出），则只需要再输入几个移位脉冲即可，如图 7-26 所示。因此，可以把图 7-25 所示 电路称为串行输入、并行输出、串行输出 单向移位寄存器，简称串入/并出（串出）移位寄存器。移位寄存器的输入也可以采用并行输入
43、方式。图7-27所示是一个串行或并行输入、串行输出的移位寄存器电路。在并行输入时，采用了两步工作方式：第一步先 用清零负脉冲把所有触发器清零；第二步 利用送数正脉冲，打开与非门，通过触发 器的直接置位端S 输入数据，然后在移位 脉冲作用下进行数码移位。在上述各单向移位寄存器中，数码的移动情况是自右向左，完成自低位至高位的移动功能，所 以又称为左移位寄存器。若将各触发器连接的顺序调换一下，让左边触发器的输出作为右边触发器 的数据输入，也可构成右移位寄存器。另外，若在单向移位寄存器中再添加一些控制门，可以构成在控制信号作用下既能左移又能右 移的双向移位寄存器。2.集成移位寄存器 集成移位寄存器的种
44、类较多，应用广泛，下面介绍 74HC164 的功能和应用。74HC164 为串行输入、并行输出 8 位移位寄存器。它有两个可控串行数据输入端 A 和 B，串行 输入的数据等于二者的与逻辑。当A 或 B 任意一个为低电平时，相当于输入的数据为 0，在时钟端 CP 脉冲上升沿作用下 Q0 为低电平；当 A 或 B 中有一个为高电平时，相当于从另一个串行数据输入 端输入数据，并在 CP 脉冲上升沿作用下决定 Q0 的状态。图7-28所示电路是利用74HC164构成的发光二极管循环点亮、熄灭控制电路。电路中Q7 经 反相器与串行输入端A 相连，B 接高电平。R、C 构成上电复位电路。当电路的直流电源接
45、通时，电容C 两端的电压为零，直接清零端R为低电平，使 74HC164 的输出全部清零，随后电容C 被充电到高电平，清零端R就不起作用了。电路接通电源后，Q0Q7 均为低电平，发光 二极管 LED1LED8 不亮，这时A 为高电平。当 第一个秒脉冲CP 的上升沿到来后，Q0 变为高 电平，LED1 被点亮，第二个秒脉冲CP 上升沿 到来后，Q1 也变为高电平，LED2 被点亮。这样 依次进行下去，经过8个CP 上升沿后，Q0Q7 均变为高电平，LED1LED8 均被点亮，这时A 为低电平。同理，再来 8 个CP 后，Q0Q7 又依 次变为低电平，LED1LED8 又依次熄灭。当需要位数更多的移
46、位寄存器时，可利用多 片 74HC164 进行级联。图7-29 所示是利用两片 74HC164级联组成的16位移位寄存器。电路中 各级采用公用的时钟脉冲和清零脉冲，低位的 A、B并联在一起作为串行数据输入端，Q7 与高位的 A、B端相连。在移位脉冲的作用下，从串行数据输入端向 IC1 输入数据，同时 IC1 的Q状态又送入 IC2。习题一、填空题7-1时序逻辑电路的输出不仅取决于该时刻的输入，而且和电路 _ 有关。7-2时序逻辑电路中的存储电路一般由 _ 构成。7-3边沿触发器分为 _ 触发和 _ 触发两种工作方式。7-4触发器有两种稳定状态，分别为 _ 状态和 _ 状态。7-5寄存器可分为
47、_ 寄存器和 _ 寄存器。二、选择题 7-6D 锁存器是指（）。A.同步 D 触发器 B.上升沿 D 触发器 C.下降沿 D 触发器7-7正边沿触发器的状态只在（）可能改变。A.CP 由 1 到 0 时 B.CP 等于 1 时 C.CP 由0到1时 7-8要组成六进制计数器，最少需要（）个触发器。A.2 B.3 C.4 7-9计数器除用于对脉冲计数外，还具有（）功能。A.分频 B.译码 C.逻辑运算 7-10触发器中逻辑功能最完善的是（）。A.RS 触发器 B.D 触发器 C.JK 触发器三、综合题7-11设同步 RS 触发器的初始状态为 0，R、S端的波形如图 7-30 所示。试画出其输出端Q、Q 的波形。7-12电路如图 7-31（a）所示，B 端输入的波形如图 7-31（b）所示。设触发器的初态为 0，试画出该电路输出端 G 的波形。7-13JK 触发器如图7-32（a）所示，波形如图7-32（b）所示。设触发器的初始状态为0，试画出触发器输出端 Q 的波形。谢谢 谢谢 观观 看看