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1、时序逻辑电路简称时序电路，是数字电路两大重要分支之一。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法及典型应用。最后介绍时序逻辑电路的设计方法。第七章 时序逻辑电路 7.1 时序逻辑电路的结构及特点时序逻辑电路的结构及特点 时序逻辑电路电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。第1页/共132页1 1、时序电路的结构、时序电路的结构图4.1时序逻辑电路框图第2页/共132页由时序逻辑电路的结构可以看出，时序逻辑电路具有两个显著特点：（1）时序逻辑电路由组合
2、电路和具有记忆功能的存储电路两部分组成；（2）存储电路的输出状态必须反馈到组合电路输入端，并与输入信号一起决定电路次态。2 2、时序逻辑电路的特点、时序逻辑电路的特点3 3、时序电路逻辑功能的表示方法、时序电路逻辑功能的表示方法第3页/共132页时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程第4页/共132页电路图电路图时钟方程、时钟方程、驱动方程和驱动方程和输出方程输出方程状态方程状态方程状态图、状态图、状态表或状态表或时序图时序图判断电路判断电路逻辑功能逻辑功能1235
3、7.2 时序逻辑电路的分析方法时序逻辑电路的分析方法一时序逻辑电路的分析步骤一时序逻辑电路的分析步骤 计算计算4第5页/共132页【例例7-17-1】时钟方程：输出方程：输出仅与电路现态有关，为摩尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写写方方程程式式二同步电路的分析举例二同步电路的分析举例第6页/共132页2求状态方程求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：第7页/共132页3计算、列状态表计算、列状态表000 001 010 011 100 101 11011100101110111100001010011000001100第8页/
4、共132页3计算、列状态表（计算、列状态表（2）000 001 011 111 110 100 01010100101111111010000010101000000101第9页/共132页4画状态图、时序图画状态图、时序图状态图状态图第10页/共132页5电电路路功功能能时时序序图图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。123456第11页/共132页【例例7
5、-27-2】输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写写方方程程式式第12页/共132页2求状态方程求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：第13页/共132页3计算、列状态表计算、列状态表第14页/共132页45电电路路功功能能由状态图可以看出，当输入X0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。
6、画画状状态态图图时时序序图图第15页/共132页【例例7-37-3】试分析图示异步时序逻辑电路解：（1）写出各逻辑方程式。时钟方程：CP0=CP（时钟脉冲源的上升沿触发。）CP1=Q0（当FF0的Q0由01时，Q1才可能改变状态，否则Q1将保持原状态不变。）三异步电路的分析举例三异步电路的分析举例*第16页/共132页输出方程：各触发器的驱动方程：（2）次态方程（并注明触发条件）：（CP由01时触发）（Q0由01时触发）（3）作状态转换表。在作状态转换表时应特别注意时钟方程的触发条件，因此与同步电路状态转换表相比，增加了时钟脉冲（“”表示时钟上升沿有效，“0”表示无效）。第17页/共132页0
7、0（CP由01时触发）（Q0由01时触发）11110011010010001000第18页/共132页（4）、状态转换图、时序图。根据状态转换表可得状态转换图和时序图如图所示。【例例4-34-3】状态转换图和时序图第19页/共132页【例例7-47-4】电路没有单独的输出，为摩尔型时序电路。异步时序电路，时钟方程：驱动方程：1写写方方程程式式分析异步电路功能（同学试做）第20页/共132页2求状态方程求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：第21页/共132页3计算、列状态表计算、列状态表第22页/共132页45电路功能电路功能由状态图可以看出，在时钟脉冲C
8、P的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图画状态图、时序图第23页/共132页7.3 计数器 顾名思义，计数器是用来计数的电路，它是指用以统计输入脉冲CP个数的逻辑电路。按不同的方式，计数器可分为以下几类：按计数进制分类，可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。按数字的增减趋势分类，可加法计数器、减法计数器和既可做加法计数又可做减法计数的可逆计数器。按计数器中触发器翻转是否与计数脉冲同步分类，可分为同步计数器和异步计数器。第24
9、页/共132页同步计数器一二进制同步计数器一二进制同步计数器1.二进制同步加法计数器 下图是由JK触发器组成的4位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲CP，显然，这是一个同步时序电路。其逻辑功能分析如下。（1）各触发器的驱动方程：第25页/共132页（1）各触发器的驱动方程：J0=K0=1，J1=K1=Q0，J2=K2=Q0Q1，J3=K3=Q0Q1Q2第26页/共132页（2）各触发器的状态方程：（3）状态转换表根据状态方程，可以作出4位二进制同步加法计数器的状态转换表如表4.5。第27页/共132页第28页/共132页（4）状态转换图 根据状态转换表，得
10、到状态转换图如图4.13。第29页/共132页可见，该电路为二进制加法计数器。（5）JK触发器组成的二进制同步加法计数器的连接规律通过分析，我们可以发现由JK触发器组成的n位二进制同步加法计数器的连接规律为：J0=K0=1；J1=K1=Q0；Ji=Ki=Qi-1Qi-2Q0，（i=1，2，n-1）。2二进制同步减法计数器3位二进制同步减法计数器电路如图4.14，由图可得：第30页/共132页（1）各触发器的驱动方程：J0=K0=1；J1=K1=；J2=K2=第31页/共132页（2）各触发器的状态方程：（3）状态转换表根据状态方程，可以作出3位二进制同步加法计数器的状态转换表如表4.6。第32
11、页/共132页（4）状态转换图根据状态转换表，得到状态转换图(略)。因此，该电路实现了二进制减法功能，为3位同步二进制减法计数器。（5）JK触发器组成的二进制同步减法计数器的连接规律通过分析，我们可以发现由JK触发器组成的n位二进制同步减法计数器的连接规律为：第33页/共132页；（i=1，2，n-1）。3二进制同步可逆计数器 既能作加计数又能作减计数的计数器称为可逆计数器。将3位二进制同步加法计数器和3位二进制同步减法计数器合并起开，并引入一加/减控制信号X便构成二进制同步可逆计数器，设当X=1时做加法计数，当X=0时做减法计数则可得各触发器的驱动方程为：第34页/共132页J0=K0=1；
12、J1=K1=；J2=K2=由此画出可逆计数器如图4.15所示。第35页/共132页4集成二进制计数器举例（1）4位二进制同步加法计数器74LS161第36页/共132页第37页/共132页第38页/共132页第39页/共132页第40页/共132页二同步十进制计数器二同步十进制计数器N进制计数器又称模N计数器，当N=2n时，就是前面讨论的n位二进制计数器；当N2n时，为非二进制计数器。非二进制计数器中最常用的是十进制计数器，下面讨论8421BCD码十进制计数器。1.8421BCD1.8421BCD码同步十进制加法计数器码同步十进制加法计数器 由JK触发器组成的8421BCD码同步十进制加法计数
13、器如图4.17所示。第41页/共132页（1）驱动方程：第42页/共132页（2）次态方程：第43页/共132页（3）作出状态转换表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表如表4.9所示。第44页/共132页（4）作状态图及时序图。根据状态转换表作出电路的状态图如图4.18所示，时序图如图4.19所示。由状态转换表、状态转换图或时序图可见，该电路为一8421BCD码十进制加法计数器。第45页/共132页第46页/共132页（5）检查电路能否自启动。由于图4.17所示的电路中有4个触发器，它们的状态组合共有16种，而在8421BCD码计数器中只用了10种，称为有效
14、状态，其余6种状态称为无效状态。在实际工作中，当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。用同样的分析的方法分别求出6种无效状态下的次态，补充到状态图中，得到完整的状态转换图，可见，电路能够自启动。第47页/共132页第48页/共132页2.集成8421BCD码同步加法计数器74LS16074LS160的功能表和逻辑符号与74LS161基本相同，不同的是 74LS160为十进制计数器，而74LS161则为十六进制计数器。74LS160功能表同表4.7。其逻辑符号如图4.21。其中进位输出端C的逻辑表达式为CEPETQ3Q0（而
15、在74LS161中则为C EPET Q3Q2Q1Q0）。第49页/共132页异步计数器一异步二进制计数器一异步二进制计数器1二进制异步加法计数器。图4.22是由3个下降沿触发的JK触发器组成的3位异步二进制加法计数器的逻辑图。图中JK触发器都接成T触发器（即J=K=1）。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。电路的功能分析如下：第50页/共132页时序图：第51页/共132页状态转换图：由于该电路的连接规律所致，我们可以直接画出该电路的时序图，即Q0由时钟CP下降沿触发翻转、Q1由Q0下降沿触发翻转、Q2由Q1下降沿触发翻转。第52
16、页/共132页 可见，该电路按二进制加法规律计数，是二进制加法计数器（3位）。称8进制加法计数器或模8（M=8）加法计数器。另外，从时序图可以看出，Q0、Ql、Q2的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍，也就是说，Q0、Ql、Q2分别对CP波形进行了二分频、四分频、八分频，因而该计数器也可作为分频器。异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器（模2n计数器，2n分频器）。第53页/共132页2二进制异步减法计数器 将图4.22所示电路中FF1、FF2的时钟脉冲输入端改接到相邻低位触发器的反相输出端，就可以构成二
17、进制异步减法计数器，其工作原理请同学们自行分析。第54页/共132页 图4.24所示是用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。实际上，根据该电路的连接规律，可以直接画出时序波形图（图4.25），及状态转换图（图4.26）所示。第55页/共132页第56页/共132页二异步十进制计数器二异步十进制计数器*1 18421 BCD8421 BCD码异步十进制加法计数器码异步十进制加法计数器 图4.27所示为由4个下降沿触发的JK触发器组成的8421BCD码异步十进制加法计数器的逻辑图。分析如下：第57页/共132页（1）写出各逻辑方程式。时钟方程：CP0=CP（时钟脉冲源的下降沿触
18、发）；CP1=Q0（Q0下降沿触发）；CP2=Q1（Q1下降沿触发）；CP3=Q0（Q0下降沿触发）。第58页/共132页各触发器的驱动方程：（2）次态方程：CP由10时触发（Q0由10时触发）（Q1由10时触发）（Q0由10时触发）第59页/共132页（3）作状态转换表。第60页/共132页集成计数器的应用集成计数器的应用一计数器的级联一计数器的级联两个模为N的计数器级联，可实现模为NN的计数器。1 1同步级联同步级联 图4.29是用两片4位二进制加法计数器74LS161采用同步级联方式构成的8位二进制同步加法计数器，每当片（1）产生进位时（C=1），片（2）计数。实现模为1616=256。
19、第61页/共132页2 2异步级联异步级联 用两片74LS191采用异步级联方式构成的8位二进制异步可逆计数器如图4.30所示。第62页/共132页 有的集成计数器没有进位/借位输出端，这时可根据具体情况，用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。第63页/共132页 如用两片二五十进制异步加法计数器74LS290采用异步级联方式组成的二位8421BCD码十进制加法计数器如图4.31所示，模为1010=100。第64页/共132页二组成任意进制计数器二组成任意进制计数器 市场上能买到的集成计数器一般为二进制和8421BCD码十进制计数器，如果需要其他进制的计数器，可用现有的二
20、进制或十进制计数器，利用其清零端或预置数端，外加适当的门电路连接而成。1 1异步清零法异步清零法 适用于具有异步清零端的集成计数器。图4.32（a）所示是用集成计数器74LS161和与非门组成的6进制计数器。由 于 74LS161为 异 步 清 零，状 态 0110为 暂 态，其 状 态 转 换 图 如 图4.32（b）。第65页/共132页第66页/共132页2 2同步清零法同步清零法 适用于具有同步清零端的集成计数器。图4.33（a）所示是用集成计数器74LS163和与非门组成的6进制计数器。其状态转换图如图4.33（b）。第67页/共132页3 3异步预置数法异步预置数法 利用74LS1
21、91和与非门组成余3码计数器。第68页/共132页第69页/共132页4.4.同步预置数法同步预置数法 适用于具有同步预置端的集成计数器。图4.35（a）所示是用集成计数器74LS160和与非门组成的7进制计数器。第70页/共132页 综上所述，改变集成计数器的模可用清零法，也可用预置数法。清零法比较简单，预置数法比较灵活。但不管用那种方法，都应首先搞清所用集成组件的清零端或预置端是异步还是同步工作方式，根据不同的工作方式选择合适的清零信号或预置信号。【例例4.44.4】用74LS160组成48进制计数器。解：因为N48，而74LS160为模10计数器，所以要用两片74LS160构成此计数器。
22、先将两芯片采用同步级联方式连接成100进制计数器。第71页/共132页 然后再借助74LS160异步清零功能，当计数值为48（十进制）时，（此时计数器输出状态为01001000），即当高位片（2）的Q2和低位片（1）的Q3同时为1，使两芯片异步清零端有效，则计数器立即返回00000000状态。状态01001000仅在极短的瞬间出现，为过渡状态，这样，就组成了48进制计数器，其逻辑电路如图4.36所示。第72页/共132页第73页/共132页三组成分频器三组成分频器 前面提到，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。【例例4.64.6】某石英晶体
23、振荡器输出脉冲信号的频率为128kHz，用74LS161组成分频器，将其分频为频率为1kHz的脉冲信号。解：因为128=27，经7级二分频，就可获得频率为1kHz的脉冲信号。因此将两片74LS161同步级联，从高位片的Q2输出即可，其逻辑电路如图4.38所示。第74页/共132页四组成序列信号发生器四组成序列信号发生器序列信号是在时钟脉冲作用下产生的一串周期性的二进制信号。第75页/共132页在实际使用过程中，我们用计数器辅以数据选择器可以方便地构成各种序列发生器。构成的方法如下：第一步构成一个模P计数器，P为序列长度；第二步选择适当的数据选择器，把欲产生的序列按规定的顺序加在数据选择器的数据
24、输入端，并将其地址输入端与计数器的输出端适当地连接在一起。【例7.7】试用计数器74LS161和数据选择器设计一个01100011序列发生器。解：由于序列长度P=8，故将74LS161构成模8计数器，并选用数据选择器74LS151产生所需序列，从而得电路如图4.40所示。第76页/共132页五组成脉冲分配器五组成脉冲分配器脉冲分配器是数字系统中定时部件的组成部分，它在时钟脉冲作用下，顺序地使每个输出端输出节拍脉冲，用以协调系统各部分的工作。第77页/共132页 图4.41（a）为一个由计数器74LS161和译码器74LS138组成的脉冲分配器。74LS161构成模8计数器，输出状态Q2Q1Q0
25、在000111之间循环变化，通过译码，在译码器输出端分别得到图4.41（b）所示的脉冲序列。第78页/共132页第79页/共132页7.4 寄存器和移位寄存器一寄存器一寄存器 寄存器存储二进制数码的时序电路组件，它具有接收和寄存二进制数码的逻辑功能。前面介绍的各种集成触发器，就是一种可以存储一位二进制数的寄存器，用n个触发器就可以存储n位二进制数。4位集成寄存器74LSl75 该电路的数码接收过程为：将需要存储的四位二进制数码送到数据输入端D0D3，在CP端送一个时钟脉冲，脉冲上升沿作用后，四位数码并行地出现在四个触发器Q端。第80页/共132页图4.424位集成寄存器74LSl75（逻辑图）
26、第81页/共132页二移位寄存器二移位寄存器 移位寄存器不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。移位寄存器也是数字系统和计算机中应用很广泛的基本逻辑部件。第82页/共132页1 1、4 4 位单向右移寄存器位单向右移寄存器 图4.43为由D触发器组成的4位右移寄存器。其连接规律为：（i=1,2,n）第83页/共132页 设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。在4个移位脉冲作用后，输入的4位串行数码1101全部存入了寄存器中。电路的状态表如表4.15所示，时序图如图4.44所示。第84页/共132页 移位寄
27、存器中的数码可由Q3、Q2、Q1和Q0并行输出，也可从Q3串行输出。串行输出时，要继续输入4个移位脉冲，才能将寄存器中存放的4位数码1101依次输出。第85页/共132页 图4.44中第4到第7个CP脉冲及所对应的Q3波形，就是将4位数码1101串行输出的过程。所以，移位寄存器具有串行输入并行输出和串行输入串行输出两种工作方式。2 2、4 4位左移寄存器位左移寄存器 由D触发器组成的4位左移寄存器如图4.45所示，其连接规律为：（i=0,2,n-1）该移位寄存器的工作原理与右移寄存器相同,请同学们自行分析电路的状态表和时序图。第86页/共132页3 3、双向移位寄存器、双向移位寄存器 将图4.
28、43所示的右移寄存器和图4.45所示的左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器，其驱动方程为：第87页/共132页其中，DIR为右移串行输入端，DIL为左移串行输入端。可见，S=1时实现右移操作，S=0时实现左移操作，第88页/共132页两个控制信号S1、S0实现对数据保持、左移、右移、置数等四种功能的选择；其功能如表4.16所示。四集成移位寄存器四集成移位寄存器74LS194A图4.47给出了74LS194A的逻辑符号和引脚排列。第89页/共132页第90页/共132页【例7.8】试用二片74LS194A扩展成8位双向移位寄存器。解，将低位片的Q3连接到高位
29、片的DIR，同时将高位片的Q0连接到低位片的DIL如图4.48，即可将二片74LS194A扩展成8位双向移位寄存器。第91页/共132页【例7.9】由74LS194及3_8译码器组成的逻辑电路如图4.49所示，设74LS194的初态Q1Q2Q3=110，试分析（1）电路Q1Q2Q3的状态转移表；（2）指出该电路输出端Z产生什么序列。第92页/共132页解：（1）由于S1S0为10，所以74LS194工作在左移模式，并且由电路可知：而译码器地址输入A2A1A0分别对应Q1Q2Q3（注意，不能看成A2A1A0对应Q3Q2Q1），所以：已知其Q1Q2Q3初值为110，则根据74LS194工作模式及D
30、IL表达式可以得到电路Q1Q2Q3的状态转移表如表4.17。（2）由状态转换表可知，Z产生的系列为“010011”。第93页/共132页第94页/共132页五移位寄存器构成的移位型计数器五移位寄存器构成的移位型计数器1 1环形计数器环形计数器 图4.50是用74LS194构成的环形计数器的逻辑图和状态图。第95页/共132页 当起动信号START到来时，使S1S0=11，从而不论移位寄存器74LS194的原状态如何，在CP作用下总是执行置数操作使Q0Q1Q2Q3=1000。当START由1变0之后，S1S0=01，在CP作用下移位寄存器进行右移操作。在第四个CP到来之前Q0Q1Q2Q3=000
31、1。这样在第四个CP到来时，由于DIR=Q3=1，故在该CP作用下使Q0Q1Q2Q3=1000。可见该计数器共4个状态，实现了模4计数器功能。第96页/共132页 环形计数器的电路十分简单，N位移位寄存器可以计N个数，实现模N计数器，且状态为1的输出端的序号即代表收到的计数脉冲的个数，通常不需要任何译码电路。2 2扭环形计数器扭环形计数器 为了增加有效计数状态，扩大计数器的模，将上述接成右移寄存器的74LS194的末级输出Q3反相后，接到串行输入端DIR，就构成了扭环形计数器，如图4.51第97页/共132页 可见该电路有8个计数状态，为模8计数器。一般来说，N位移位寄存器可以组成模2N的扭环
32、形计数器，只需将末级输出反相后，接到串行输入端。第98页/共132页7.5 7.5 时序逻辑电路的设计方法 时序逻辑电路常分为同步时序逻辑电路和异步时序逻辑电路，因而我们将分别来讨论其设计方法，并根据课程的要求，重点讨论同步时序逻辑电路的设计问题。同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法一同步时序逻辑电路的设计步骤一同步时序逻辑电路的设计步骤 同步时序逻辑电路的设计，就是根据给定的逻辑问题，求出实现这一逻辑功能的同步时序电路，它是同步时序逻辑电路分析的逆过程。同步时序逻辑电路的设计步骤如下：第99页/共132页（1）根据设计要求，设定逻辑状态，导出对应的原始状态图或状态表。（2）状
33、态化简。原始状态图（表）通常不是最简的，往往可以消去一些多余状态。消去多余状态的过程叫做状态化简。（3）状态分配，又称状态编码，即对已化简的状态用二进制代码表示。（4）选择触发器的类型和个数。触发器的类型选得合适，可以简化电路结构。（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。第100页/共132页下面我们将从简到繁，分同步计数器设计和一般同步电路设计举例，来说明上述各个设计步骤。二同步计数器设计举例二同步计数器设计举例由于计数器没有外部输入变量，并且其计数器状态已确定，因此其设计过程相对
34、比较简单。【例例7.10】试用JK触发器设计一个同步5进制加法计数器解：设计步骤如下：（1）根据设计要求，设定状态，画出状态转换图。由于是5进制计数器，所以应有5个不同的状态，分别用S0、S1、S4表示。在计数脉冲CP作用下，5个状态循环翻转，在状态为S4时，进位输出Y=1。状态转换图如图4.52所示。第101页/共132页图4.52【例4.10】状态转换图（2）状态化简。5进制计数器应有5个状态，不须化简。（3）状态分配，列写状态转换编码表。编码位数n和状态数N应满足关系:因此，应采用3位二进制代码。该计数器选用三位自然二进制加法计数编码，即S0=000、S1=001、S2=010、S3=0
35、11、S4=100。由此可列出状态转换表如表4.18所示。第102页/共132页第103页/共132页（4）触发器选择。按题意选择JK触发器，3位二进制编码需要3个JK触发器。（5）求各触发器的驱动方程和进位输出方程。根据状态转换表及JK触发器的驱动表可以得到JK触发器驱动函数的真值表（合并在表4.18中），同时将其它三个未出现的状态作无关项处理。根据JK触发器的驱动函数的真值表可得各触发器的驱动函数卡诺图如图4.53所示。第104页/共132页第105页/共132页图4.53【例7.10】JK触发器的驱动函数卡诺图 即得将各JK触发器驱动方程：第106页/共132页 （6）画逻辑图。根据驱动
36、方程和输出方程，画出5进制计数器的逻辑图如图4.54所示。第107页/共132页 （7）检查能否自启动。利用逻辑分析的方法画出电路完整的状态图如图4.55所示。可见，如果电路进入无效状态101、110、111时在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。第108页/共132页根据状态转换表和JK触发器的驱动表得到JK触发器的驱动函数真值表（本例中的表4.18），比较繁琐，我们也可以根据状态转换表，先得到状态方程，然后再求出JK（D）触发器的驱动函数。如上例的状态转换表为：次态方程卡诺图：第109页/共132页【例例7.11】用JK触发器设计一个同步7进制加法计
37、数器。（1）画出状态转换图。由于是7进制计数器，所以应有7个不同的状态，状态转换图如图4.54（a）所示。所以：第110页/共132页 （2）状态分配，根据加法计数要求，可列出编码后的状态转换图如图4.56（b）所示。第111页/共132页（3）求各触发器次态方程。根据状态转换图4.56（b），可以得到次态方程卡诺图如图4.57（a）所示，并同时画出对应的 卡诺图如图4.57所示。第112页/共132页图4.57【例4.11】次态方程总卡诺图及相应分卡诺图 由卡诺图得到次态方程为：第113页/共132页（4）各触发器的驱动方程和进位输出从JK触发器的次态方程，得到各触发器的驱动方程及输出方程：
38、（5）画逻辑图。请同学们在课后自己画出。（6）检查能否自启动。当出现状态111时，系统下一个状态为000，故能自启动（从卡诺图中的无关项未被使用，即可以看出111000）。第114页/共132页三一般同步时序逻辑电路设计举例三一般同步时序逻辑电路设计举例【例例7.12】试设计一个串行数据检测电路，它的功能是对输入信号进行检测。该检测器有一个输入端X，当连续输入三个1（以及三个以上1）时，该电路输出Y=1，否则输出Y=0。解：（1）根据设计要求，设定状态，画出状态转换图。S0初始状态或没有收到1时的状态；S1收到一个1后的状态；S2连续收到两个1后的状态；S3连续收到三个1（以及三个以上1）后的
39、状态。根据题意可画出如图4.58所示的原始状态图。第115页/共132页 （2）状态化简。状态化简就是合并等效状态。所谓等效状态就是那些在相同的输入条件下，输出相同、次态也相同的状态。观察图4.58可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，图4.59是经过化简之后的状态图。第116页/共132页（3）状态分配，列写状态转换表。三个状态需要两位二进制数来表示（两个触发器来实现），而两位二进制数总共可以表示4种状态，一般而言按循环码进行编码实现的电路会比较简单，但在本例中却无法完全按循环码来进行编码。在实际设计过程中可以按不同方式编码，通过比较来取舍。本例取S0=00、S1=
40、01、S2=11。图4.60是该例的编码形式的状态图。第117页/共132页（4）选择触发器，求出状态方程、驱动方程和输出方程。本例选用2个D触发器。根据表4.19可得电路的次态和输出方程卡诺图如图4.61（a）。并由此可得各D触发器的次态方程卡诺图4.61（b），（c）及输出方程卡诺图4.61（d）所示。第118页/共132页第119页/共132页（5）画逻辑图。根据驱动方程和输出方程，画出该串行数据检测器的逻辑图如图4.62（a）所示。第120页/共132页 （6）检查能否自启动。图4.62（b）是图4.62（a）电路的完整状态图，可见，电路能够自启动。第121页/共132页异步时序逻辑电
41、路的设计方法异步时序逻辑电路的设计方法 由于异步时序电路中各触发器的时钟脉冲不统一。因此设计异步时序逻辑电路的难点就在于为每个触发器选择一个合适的时钟信号，即各触发器的时钟方程。除此之外，异步时序电路的设计方法与同步时序电路基本相同。【例例7.13】试设计一个异步7进制加法计数器解：（1）根据设计要求，设定7个状态S0S6。进行状态编码后，列出状态转换表如表4.20所示。表中Y为进位输出变量。7进制计数器应有7个状态，所以无须状态化简。第122页/共132页第123页/共132页（2）选择触发器。本例选用下降沿触发的JK触发器。（3）求各触发器的时钟方程，即为各触发器选择时钟信号。为了选择方便
42、，根据状态转换表画出电路的时序图，如图4.63所示。触发器选择时钟信号的原则是：触发器状态需要翻转时，必须要有有效的时钟信号（本例为下降沿）。触发器状态不需翻转时，“多余的”时钟信号越少越好。根据上述原则及图4.63时序，选择：第124页/共132页（3）求进位输出方程及各触发器的驱动方程。画出电路的进位输出方程卡诺图如图4.64所示，次态卡诺图及三个触发器各自的次态卡诺图如图4.65所示，无效状态111作无关项处理。CP0=CP；CP1=CP；CP2=Q1。第125页/共132页第126页/共132页 在画卡诺图时，考虑其时钟信号，Q2的为时钟Q1，只有当Q1从10时才需确定为0或1，其它均作为无关项处理。第127页/共132页第128页/共132页第129页/共132页（4）画逻辑图。根据驱动方程和输出方程，画出异步7进制计数器的逻辑图如图4.66所示。图4.66【例4.13】逻辑图第130页/共132页（5）检查能否自启动。利用逻辑分析的方法画出电路完整的状态图如图4.67所示。可见，如果电路进入无效状态111时，在CP脉冲作用下可进入有效状态000。所以电路能够自启动。第131页/共132页感谢您的观看！第132页/共132页