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1、第二章大规模现场可编程逻辑器件2.2 基于基于SRAM编程的现场可编程逻辑器件编程的现场可编程逻辑器件12021/9/172.2.1SRAMFPGA的基本结构和工作原理1.基本的SRAMFPGA编程原理即通过对FPGA上的SRAM上的配置来决定各个逻辑单元的逻辑功能和相互之间的连线关系。2.基本的SRAMFPGA的整体结构 SRAMFPGA主要由3个部分组成：可编程逻辑块CLB(ConfigurableLogicBlock)、可编程输入输出模块IOB(Input/OutputBlock)、可编程内部连线PI(ProgrammableInterconnect)。2.2.1SRAMFPGA的基本结
2、构和工作原理 3.基本的SRAMFPGA的CLB的结构与原理可配置逻辑块（CLB）用于实现一个FPGA芯片中的大部分逻辑功能。典型的CLB中的主要组成如图2-4所示。其中包括3个查找表（LUT），它们用作组合逻辑发生器;此外，还有两个触发器，以及两组信号多路选择器。其中，G-LUT和F-LUT可以用来生成任意的4输入的组合函数或用作内置分布式RAM；触发器可用来构成时序逻辑的基本元胞；多路选择器用于配置CLB的不同的逻辑功能。2.2.1SRAMFPGA的基本结构和工作原理2.2.1SRAMFPGA的基本结构和工作原理（1）函数发生器：两个161的存储器查找表(F-LUT和G-LUT)用于实现4
3、输入的函数发生器，它们每一个都能实现由任意4个独立的输入信号(F1F4或G1G4)组合产生的任意布尔逻辑功能。并且，使用存储器查找表的传输延迟与其实现的函数功能无关。一个3输入的函数发生器(H-LUT)可以实现任意3个输入的所有布尔逻辑功能。其中两个输入受到可编程的多路选择器的控制(见图2-4中的虚框A)。这两个输入信号可以是F-LUT或G-LUT的输出，也可以是直接来自CLB的输入。2.2.1SRAMFPGA的基本结构和工作原理而第三个输入信号直接来自于CLB的输入。因此，CLB可以实现多达9个输入的特定功能，如实现奇偶校验。在CLB中的3个LUT可以组合实现5输入的任意布尔逻辑功能。总之，
4、一个CLB可以实现四种功能：实现任意的4变量函数；实现一个输出的任意5变量函数；实现6变量的部分函数；实现某些9变量的函数。在一个CLB中能实现多种函数功能，这样在设计中，既可以减少所需的CLB块的个数，又可以缩短信号的延迟时间，提高系统速度。2.2.1SRAMFPGA的基本结构和工作原理（2）触发器：每个CLB中包含两个触发器(如图2-5所示)，它们用于存储函数发生器的输出。触发器和函数发生器也可以独立使用。CLB的输入信号DIN可用作两个触发器的直接输入信号;H1也可以通过H-LUT驱动任意一个触发器，但带有一个微量的附加延迟。两个触发器共享一个时钟信号(CLK)、时钟使能信号(CE)和置
5、位复位信号(SR)。一开始，两个触发器均由一个全局初始化信号(GSR)控制。2.2.1SRAMFPGA的基本结构和工作原理（3）控制信号：由4个输入信号的多路选择器决定CLB的输入控制信号(见图2-6)。这4个内部信号是：CE时钟使能信号；SR异步置位复位信号或是H函数发生器输入0；DIN直接输入信号或是H函数发生器输入2；H1H函数发生器输入1。2.2.1SRAMFPGA的基本结构和工作原理图2-5CLB中的触发器功能块2.2.1SRAMFPGA的基本结构和工作原理图2-6CLB控制信号接口2.2.1SRAMFPGA的基本结构和工作原理4.基本的SRAMFPGA的IOB的结构与原理用户可配置
6、的输入输出块（IOB）为芯片外部封装引脚和内部逻辑连接提供接口。每个IOB控制一个封装引脚，可配置成输入口、输出口或是双向信号口。图2-7是一个Spartan-XL系列FPGAIOB的简化功能图。2.2.1SRAMFPGA的基本结构和工作原理图2-7基本FPGAIOB的简化功能框图2.2.1SRAMFPGA的基本结构和工作原理（1）IOB输入信号路径IOB的输入信号可以配置成直接输入到布线通道(如图2-7中的I1和I2)或是输入到输入寄存器中。输入寄存器可配置为一个边缘触发的触发器或是一个电平触发的锁存器。一个简化的寄存器如图2-8所示。图2-8基本FPGAIOB触发器/锁存器功能2.2.1S
7、RAMFPGA的基本结构和工作原理（2）IOB输出信号路径：输出信号可以在IOB内任意反相，并可直接通过输出缓冲器输出或是先存储在一个边沿触发的触发器中，然后再通过输出缓冲器输出。（3）上拉和下拉网络：可编程的上拉、下拉电阻可将未使用的引脚固定接电源或是接地，这样使系统的功率消耗最小，并可减少噪音干扰。可配置的上拉电阻是一个P沟道晶体管，可将引脚上拉到电源；可配置的下拉电阻是一个N沟道晶体管，可将引脚下拉到地。这些电阻的典型取值范围是20100k。2.2.1SRAMFPGA的基本结构和工作原理（4）独立的时钟信号和共用的时钟使能信号可提供给输入(IK)和输出(OK)触发器独立的时钟信号。在IO
8、B内部，每个触发器的时钟信号都可独立反相，并可利用时钟信号的下降沿或上升沿驱动触发器。每个IOB的时钟输入信号都是彼此独立的。在每个IOB中，输入、输出触发器共享一个时钟使能信号(如图2-8中的CE信号)。可通过配置，使时钟使能信号只作用于输入或输出触发器中的某一个或是两个都作用。此外，CE信号在IOB内不能反相。2.2.1SRAMFPGA的基本结构和工作原理 5.基本的SRAMFPGA的PI的结构原理FPGA的布线通道主要包括CLB布线通道、IOB布线通道、全局网络和缓冲器。（1）CLB布线通道：CLB布线通道位于CLB阵列的行以及列之间。位于CLB周围的布线通道可分为三种类型：单长线、双长
9、线和长线。在每个垂直通道和水平通道的连接处是一个信号控制矩阵，叫可编程开关矩阵(PSM)。图2-9给出了CLB基本的布线通道，其中有单长线、双长线和长线，以及CLB和PSM。图2-9基本的FPGACLB布线通道2.2.1SRAMFPGA的基本结构和工作原理 下图可编程开关矩阵PSM的结构图。每个连接点上有六个选通晶体管，从四个不同方向进入节点的信号，可与如何方向的通路互连。2.2.1SRAMFPGA的基本结构和工作原理（2）IOB布线通道：IOB布线通道形成一个环，围绕在CLB阵列的四周，用于连接I/O口与CLB。Spartan系列FPGA还有附加的绕IOB的布线通道，称为Versa环。其中包
10、括8条双长线和4条长线。（3）全局网络和缓冲器该系列FPGA中有精细的全局网络。这些网络用于对时钟信号和其他高扇出的控制信号进行布线，使信号失真最小。2.2.1SRAMFPGA的基本结构和工作原理专用的全局缓冲器位于CLB每一列的4条垂直长线上。例如在一个5V的Spartan系列产品中，4条全局线可用任意两种类型的全局缓冲器驱动。这两种全局缓冲器是：主全局缓冲器(BUFGP)和次全局缓冲器(BUFGS)。这些线中的任何一条都可以通过一个BUFGP或是任何一个BUFGS连接。在一个3V的Spartan-XL系列FPGA产品中，8个全局低偏移缓冲器(BUFGLS)中的任何一个都可以驱动这4条全局线
11、。这些缓冲器使信号延迟达到最短，偏移最小，同时增强了布线的灵活性。2.2.2典型的SRAMFPGA产品1.Xilinx Spartan-系列系列FPGA 1）概述Spartan-系列FPGA是Xilinx公司生产的代替ASIC的第二代产品。该系列FPGA有多达5292个逻辑元胞及2010个系统门，采用基于VirtexTM结构的流水线新结构，片内含有嵌入式RAM，并采用先进的0.22/0.18m半导体工艺，6层板结构，可实现不限量的可重复编程。52.2.2典型的SRAMFPGA产品 Spartan-系列FPGA具有系统级特性。该系列FPGA芯片采用低压布线结构;片内含有丰富的寄存器/锁存器、时钟
12、使能信号、同步、异步置位/复位信号;为增强时钟控制，提供了4个主要的全局低偏移时钟分配网络，以及24个次全局网络；有两种类型的片上随机存取内存（SelectRAMTM）：块状RAM和分布式RAM。为满足高速运算设计的进位逻辑提供精确的乘法器，以适应各种PCI的应用。2.2.2典型的SRAMFPGA产品 2）结构原理结构原理（1）总体结构描述：Spartan-系列FPGA的基本结构如图2-10所示。其主要包括5个可配置部分：可配置逻辑块（CLB），用于实现大部分逻辑功能；在CLB的四周分布着可编程的输入输出块，提供封装引脚与内部逻辑之间的连接接口；丰富的多层互连结构；片上随机存取内存（Selec
13、tRAMTM）；DLL时钟控制块。图图 2-10 Spartan-系列系列FPGA的基本结构原理框图的基本结构原理框图2.2.2典型的SRAMFPGA产品（2）可配置逻辑块（CLB）构成CLB的基本结构是逻辑元胞（LC）。一个LC包括一个4输入的函数发生器、进位逻辑和一个存储部分。在每个LC中，函数发生器的输出既是CLB的输出又是D触发器的输入。每个Spartan-系列FPGACLB包含4个LC，由相似的两个单元构成。除了4个基本的LC之外，Spartan-系列FPGACLB还包含可以提供5输入或6输入的函数发生器。因此，在估计所给器件的系统门数时，应以每个CLB包含4.5个LC计算。图2-1
14、1Spartan-系列FPGACLB一个单元的原理框图2.2.2典型的SRAMFPGA产品 查找表Spartan-系列FPGA函数发生器用4输入的查找表（LUT）实现。除了作为函数发生器，每个LUT还可以作为一个161b的同步RAM。进而，在同一单元中的两个LUT可以组合产生一个162b或是一个321b的同步RAM，或是一个161b的双端同步RAM。Spartan-系列FPGA的LUT还可以作为一个161b的移位寄存器，可以存储数字信号处理过程中的数据。2.2.2典型的SRAMFPGA产品 时序逻辑部分：在Spartan-系列FPGA中的时序逻辑部分可配置成边沿触发的D触发器或是电平触发的锁存
15、器。D触发器的输入既可以由一个单元中的函数发生器驱动，也可以由该片的输入直接驱动。除了时钟信号和时钟使能信号，每一个单元都有同步的置位和复位信号（SR和BY）。SR信号使存储部分恢复到初始状态，而BY信号使其反相。所有这些控制信号均可独立反相，并由同一单元中的两个触发器共享。2.2.2典型的SRAMFPGA产品 附加逻辑在每一单元中，多路选择器F5把函数发生器的输出组合在一起。这样的输出组合可以实现任何一个5输入的函数发生器，或是一个41的多路选择器，也可以实现某些高达9输入的逻辑功能。相类似地，通过选取多路选择器F5的一个输出，多路选择器F6将一个CLB中4个函数发生器的输出组合起来。这样的
16、输出组合可以实现任何一个6输入的函数发生器，或是一个81的多路选择器，也可以实现某些高达19输入的逻辑功能。2.2.2典型的SRAMFPGA产品 运算逻辑在Spartan-系列FPGACLB中的每一个单元中都有一条进位链。运算逻辑包括一个异或（XOR）门，利用它可以在一个LC中实现一个1位全加器；此外，运算逻辑还包括一个精确的与门（AND），它可以有效提高实现乘法器的效率。2.2.2典型的SRAMFPGA产品（3）可编程输入/输出块（IOB）Spartan-系列FPGA的IOB结构如下图所示。2.2.2典型的SRAMFPGA产品 Spartan-系列FPGA支持多种I/O标准。如LVTTL、L
17、VCMOS2、PCI、GTL、GTL+、HSTL、SSTL等。三个IOB寄存器可以实现两种功能：边沿触发的D触发器；电平触发的锁存器。在每个IOB内，三个寄存器共享一个时钟信号（CLK），但每个寄存器都有独立的时钟使能信号；此外，三个寄存器还共享置位/复位信号（SR）。每个寄存器可独立将SR信号配置成同步置位、同步复位、异步置位或异步清零信号。2.2.2典型的SRAMFPGA产品 输入、输出路径在Spartan-系列FPGA的IOB输入路径上有一个缓冲器，它控制输入信号是直接输入到内部逻辑还是通过一个可选的输入触发器输入。每个输入缓冲器都可以配置成该系列支持的任何一种低压标准。其中的一些标准中
18、，输入缓冲器使用用户提供的门限电压。每个输入信号都有可供选择的上拉、下拉电阻在它们的芯片配置之后使用，其典型取值范围为50150k。2.2.2典型的SRAMFPGA产品 在Spartan-系列FPGA的IOB输出路径上有一个三态输出缓冲器，它控制输出信号是配置成直接从内部逻辑输出或是通过一个可选的IOB输出触发器输出。每个输出缓冲器都可独立配置成该系列支持的任何一种低压信号标准。其中的大多数信号标准的输出高电压都取决于一个外部提供的电压VCCO。2.2.2典型的SRAMFPGA产品 I/O组：上面提到的一些I/O标准需要电压VCCO与(或)VREF。这些外部电压与器件引脚相连，这些器件引脚是一
19、组IOB，称为组。在一个组中，哪些I/O标准可以相连是有严格规定的。把FPGA每边分成两个组，这样整个FPGA芯片共有8个I/O组（见下图）。每个组包含多个VCCO引脚，这些引脚必须与相同的电压相连，该电压大小由使用的输出标准确定。在一个组内部，如果输出标准使用相同的VCCO，则它们可以混合。表2-2给出了可兼容的输出标准。其中所有电压均支持GTL和GTL+标准，是因为它们的漏极输出不依赖于电压VCCO。2.2.2典型的SRAMFPGA产品（4）布线通道Spartan-系列FPGA的布线通道主要包括可编程的布线矩阵、局域布线、精细布线、全局布线以及时钟布线网络和I/O布线等丰富的布线资源。可编
20、程的布线矩阵：这是一条最长的延迟线，它给出了设计最坏情况下的速度门限。Spartan-系列FPGA的布线结构和它的布局、布线软件是按单项优化过程设计的，这种优化设计，减小了长距离信号的延迟，增强了系统性能。2.2.2典型的SRAMFPGA产品 局域布线：图2-14给种连接方式出了Spartan-系列FPGA的局域布线框图。其中给出了3种连接方式：LUT、触 发 器 和 GRM（General RoutingMatrix）之间的连接线；内部的CLB回读路径，提供了在同一个CLB内与LUT的高速连接；直接路径，为水平相邻的CLB之间提供了高速连接。2.2.2典型的SRAMFPGA产品图2-14Sp
21、artan-系列FPGA的局域布线框图2.2.2典型的SRAMFPGA产品大多数的Spartan-系列FPGA的信号布线于通用目的线上，因此，大多数资源互联与这一布线层相关。通用布线资源位于与CLB的行、列相连的水平和垂直布线通道上，包括：与每一个CLB相邻有一个通用布线矩阵（GRM）;24条单长线把GRM信号布于相邻的GRM的四周;96条缓冲的十六进制线把GRM信号布于相距6块GRM的任意GRM的四周,其中1/3的十六进制线是双向的，其余的是单向的;12条长线是带缓冲的双向线，它们可迅速、有效地对信号布线。2.2.2典型的SRAMFPGA产品 精细布线：一些信号需要精细的布线资源以增强其性能
22、。在Spartan-系列FPGA的结构中，精细布线资源为一些两种信号提供布线：水平布线资源为片上三态总线提供布线。在每一行的CLB，有4条可分离的总线，因此，在一行中有多条总线（见图2-15）;每个CLB中有两个精细布线网格，它们将进位信号与相邻的CLB垂直相连。Spartan-系列FPGA芯片在外围设备的四周还有附加的布线资源，用作CLB阵列和IOB之间的接口。2.2.2典型的SRAMFPGA产品 全局布线资源和时钟分布网络：全局布线资源主要用于时钟信号和其他有大扇区的信号布线。Spartan-系列FPGA有两级全局布线资源：主全局布线资源和次全局布线资源。主全局布线资源是4个精细的全局网络
23、，为时钟信号布线。它们带有精细的输入引脚。每个全局时钟网络都可以驱动所有的CLB、IOB和块状RAM的时钟信号引脚。主全局网络仅能由全局缓冲器驱动。整个芯片共有四个全局缓冲器，每个全局网络分配一个，其中两个位于芯片中心的顶部，其余两个位于芯片中心的底部。它们驱动四个全局网络，进而驱动所有的时钟信号引脚。2.2.2典型的SRAMFPGA产品次全局布线资源包括24条骨干线，其中12条位于芯片的顶部，12条位于芯片底部。这些次全局布线资源比主全局布线资源更灵活，它们不仅能对时钟信号布线，还可对其他信号布线。图2-16给出了一个典型的时钟分布网络。2.2.2典型的SRAMFPGA产品图图 2-16 全
24、局时钟分布网络全局时钟分布网络2.2.2典型的SRAMFPGA产品3）Spartan-系列FPGA的先进结构（1）块状RAM块状RAM是一个完全同步的有4096bit的双端RAM，其中每一端都有独立的控制信号，可独立配置两个端口的数据宽度，如图2-17所示。Spartan-系列FPGA芯片每列有两个块状RAM，整个芯片共有4个块状RAM。2.2.2典型的SRAMFPGA产品图2-17双端块状RAM结构2.2.2典型的SRAMFPGA产品（2）延迟锁相环（DLL）在Spartan-系列FPGA中，与每个全局时钟输入缓冲器相连有一个全数字式的延迟锁相环（DLL）。DLL可使时钟输入信号与整个芯片内
25、部的时钟输入引脚之间的偏差减少到最小。每个DLL可以驱动两个全局时钟网络。DLL控制输入时钟和分布的时钟，并可以自动调整时钟的延迟,确保时钟边沿到达内部触发器与其到达输入引脚同步，有效地消除了时钟分配时的延迟。2.2.2典型的SRAMFPGA产品除了消除时钟分布延迟，DLL还提供先进的多时钟控制。DLL可使时钟信号按倍频，或使时钟信号按1.5、2、2.5、3、4、5、8、16分频输出。为了保证在芯片配置之后到FPGA启动之前得到正确的系统时钟，DLL可以在锁定正确时钟之前，延迟芯片配置的实现过程。2.2.2典型的SRAMFPGA产品2.Xilinx VirtexTM-E系列系列FPGA1）概述
26、VirtexTM-E系列FPGA是高性能、高密度的可编程逻辑器件。它采用先进的6层金属0.18m的CMOS工艺，优化的新型结构，使硅片得到了有效利用。在高端器件中，嵌入了微处理器、高密度片上存储器、串行收发器、数字时钟管理器以及更多其他功能。在此以VirtexTM-E1.8V系列FPGA为代表作介绍。2.2.2典型的SRAMFPGA产品高速、高密度的VirtexTM-E系列FPGA是专为低压操作设计的。其系统门数从58K到4M；可提供高达130MHz的内部时钟；其PCI适于3.3V、3264b、3366MHz。该系列FPGA还具有高度灵活的SelectI/OTM技术，可支持20种高性能的I/O
27、接口标准，并具有多达804个单端I/O口或344个对差分I/O口；支持差分信号LVDS(622Mb/s)、BLVDS(总线LVDS)、LVPECL；差分的I/O信号口可用作输入、输出或是I/O口；兼容标准的差分设备，其中，LVPECL和LVDS的时钟输入为300MHz。并且，该系列FPGA还拥有独有的高性能SelectLinkTM技术。2.2.2典型的SRAMFPGA产品该系列FPGA还拥有复杂的SelectRAM+TM技术；芯片内包括1Mb的内部可配置分布式RAM以及高达832Kb的内部块状RAM和全双端块状RAM；存储器的带宽达到1.66Tb/s；为外部存储器提供高性能的接口；并提供200
28、MHzZBTSRAM(ZBT是一种集成技术的商标)及200Mb/sDDRSDRAM。该系列FPGA还具有高性能的时钟控制环，片内有八个全数字化的延迟锁相环(DLL)可对时钟倍频和分频。该系列FPGA还提供多种先进的封装形式：0.88mm的芯片封装、1.0mm的BGA、1.27mm的BGA、HQ/PQ等封装形式。2.2.2典型的SRAMFPGA产品 2）VirtexTM-E1.8V系列FPGA的结构原理VirtexTM-E系列FPGA器件基本结构如图2-18所示，主要包括：可配置逻辑单元(CLB)，用于实现用户设计的逻辑功能；输入输出块(IOB)，提供封装引脚与内部信号之间的接口；丰富的布线资源
29、，提供CLB和IOB的输入和输出之间的连接，使VirtexTM-E系列器件能适于更大、更复杂的设计。2.2.2典型的SRAMFPGA产品图图 2-18 VirtexTM-E系列系列FPGA结构结构2.2.2典型的SRAMFPGA产品（1）可配置逻辑块(CLB)可编程逻辑块CLB的基本单元是逻辑元胞(LC)。一个LC包括一个4输入的函数发生器、进位逻辑和一个存储部分。在每个LC中，函数发生器的输出既可以作为CLB的输出信号，也可以作为D触发器的输入信号。每个CLB包括4个LC，它们位于相同的两个单元中，如图2-19所示。图2-20中给出了其中一片的详细结构。VirtexTM-E系列的可编程逻辑块
30、CLB同Spartan-系列的CLB是一样的。图2-19VirtexTM-E系列FPGACLB的基本结构2.2.2典型的SRAMFPGA产品（2）可编程输入输出块(IOB)VirtexTM-E系列FPGAIOB的结构如图2-21所示。从图可以看出，VirtexTM-E系列FPGAIOB的结构同Spartan-系列的IOB是一样的。只是它支持的IO标准更多。2.2.2典型的SRAMFPGA产品(3）布线资源VirtexTM-E系列FPGA拥有丰富的布线资源，主要包括可编程的布线矩阵、局域布线资源、精细布线以及时钟布线资源。VirtexTM-E的布线结构同Spartan-系列布线结构相似。2.2.
31、2典型的SRAMFPGA产品 3）VirtexTM-E系列FPGA先进的结构特征最新的系统设计需要更高的带宽和更好的性能。同步DRAM(SDRAM)和零总线转向(ZBT)SRAM通常用于满足存储器的扩展需求，但是这样做花费的时间比较长，因此，Xilinx公司提供了所有必需的工具来满足客户的需要。除了速度和尺寸的明显优势之外，VirtexTM-E系列FPGA还有在芯片的内部以及外部提供了与存储器相关的优势。SelectRAM+存储器的层次包括分布式SelectRAM、块状SelectRAM和高速存储器接口，如图2-22所示。2.2.2典型的SRAMFPGA产品图2-22VirtexTM-E系列F
32、PGA系统存储器技术2.2.2典型的SRAMFPGA产品 VirtexTM-E系列FPGA提供了大量的片上和片外RAM资源。除了片上的分布式SelectRAM和块状SelectRAM，一个VirtexTM器件也可以直接与片外的兆字节的高速SRAM和DRAM相接。高速SelectI/OTM和片上时钟延迟锁相环(DLL)使系统以最大的RAM速度操作。2.2.2典型的SRAMFPGA产品（1）分布式SelectRAMVirtexTM-E系列FPGA提供了分布式的SelectRAM。分布式SelectRAM可以配置成一个单端321bRAM或是一个双端161bRAM(一端读，一端写)，或是一个单端162
33、bRAM。这种分布式RAM贯穿整个芯片，并能有效地应用于DSP的各种应用中。2.2.2典型的SRAMFPGA产品(2)块状SelectRAMVirtexTMFPGA提供了片内块状SelectRAM。每一块都是一个真正的完全同步的双端存储器。每一端都可采用独立的时钟信号进行读写操作。每一端可得到4K1、2K2、1K4、5128或25616的存储器配置。作为独立的可配置端，RAM块用作高速数据流的缓冲器，利用不同的宽度速度配置来获取数据。这些块状RAM可以组合产生更宽、更深的存储器2.2.2典型的SRAMFPGA产品真正的双端块状SelectRAM能够用独立的时钟实现FIFO，时钟频率为250MH
34、z(VirtexTM系列采用频率为170MHz的时钟信号)。因为更新存储器不需要延迟，所以，块状RAM在许多网络和通信应用中有较大优势。VirtexTM-E系列FPGA芯片内有大的块状SelectRAM。其块状SelectRAM按列排列。每个SelectRAM块有4个CLB高，每列存储器块的高度与芯片的高度一致。图2-23双端块状RAM与两端块状RAM功能比较2.2.2典型的SRAMFPGA产品每个块状RAM都是一个完全同步的双端4096bRAM。它的每一端都有一个独立的控制信号。并且其两端的数据宽度可以独立配置。图2-23给出了其与两端块状RAM的功能比较。全双端RAM的数据流可由A到B、由
35、B到A、由A到A、由B到B。而一个两端存储器的数据流只有一种形式，即由A到B。两端存储器在结构上需要两倍于真正双端存储器的位数以及地址和数据量。2.2.2典型的SRAMFPGA产品因此，在任何配置下，两端存储器实际上只相当于VirtexTM-E真正的双端存储器带宽和功效的一半。可以用VirtexTM-E系列FPGA的完全双端块状RAM实现带宽管理。每一个双端块状RAM可以支持4Kb的存储器。其每一端可以独立地配置以支持不同的深度宽度组合。嵌入式存储器可用于缓冲高带宽的数据。如图2-24所示是一个OC-192应用中的实例，其中，8块嵌入式RAM用于缓冲内部数据。图2-24利用嵌入式RAM缓冲高带
36、宽数据2.2.2典型的SRAMFPGA产品每个VirtexTM-E系列FPGA器件有八个数字延迟锁相环(DLL)，其中四个位于芯片的顶部，其余四个位于芯片的低部(见图2-25)。DLL可用于减少时钟输入与整个芯片的时钟输入引脚之间的偏差。每个DLL可以驱动两个全局时钟网络，DLL控制输入时钟和分配时钟，并且可以自动调整一个时钟的延迟部分。除了消除时钟分布延迟，DLL还提供先进的多种时钟控制，可控制时钟进行0、90、180、270相移，并且还可以进行倍频和1.5、2、2.5、3、4、5、8、16分频。图2-25DLL分布框图2.2.2典型的SRAMFPGA产品(3)延迟锁相环(DLL)的使用随着
37、FPGA芯片的密度越来越高，片内时钟分配的质量显得更为重要。为支持在器件之间高带宽数据传输率，需要先进的时钟管理技术，其中就包括数字延迟锁相环(DLL)技术。DLL电路能保证芯片的内部时钟和外部时钟信号保持精确的同步。Xilinx公司为每个VirtexTM器件提供了4个200MHzDLL。而VirtexTM-E系列FPGA提供了8个全数字化的片上延迟锁相环(DLL)电路，频率可达311MHz。DLL电路能实现零传输延迟，使分布于整个器件的时钟引脚之间的偏差最小，并能提供先进的时钟主频控制。2.2.2典型的SRAMFPGA产品每个DLL可以驱动片内两个全局时钟分布网络。全局时钟分布网络可使时钟偏
38、移率最小。通过控制DLL输出时钟的采样，DLL可以弥补布线网络的延迟，可以有效地消除外部输入引脚到芯片内各个时钟的延迟。除了提供相对于一个用户源时钟的零延迟之外，DLL还可以提供源时钟的多种相位信号。此外，DLL还可将时钟信号进行倍频和分频(最高可提供16分频)。2.2.2典型的SRAMFPGA产品 DLL可提供多种时钟信号，时钟的多样性为设计人员提供了多种设计方案。例如，一个50MHz的源时钟信号可通过DLL进行倍频，驱动一个要求100MHz的FPGA芯片，这一技术可以有效地简化设计。总之，利用DLL可以有效地消除片上时钟延迟，设计者可以有效地简化和提高系统级设计。图2-26延迟锁相环2.2
39、.2典型的SRAMFPGA产品图2-26是一个DLL的简化框图，其主要由一个可变延迟线和控制逻辑构成。延迟线对输入的时钟信号CLKIN产生一个延迟；时钟分配网络将时钟信号分配给所有内部寄存器以及时钟回读引脚CLKFB;控制逻辑必须对输入信号和回读时钟信号进行采样，来调整延迟线;延迟线可以利用一个电压控制的延迟实现，或利用一串离散延迟单元构成。为了达到最佳性能，VirtexTMDLL采用一串离散的数字延迟线。2.2.2典型的SRAMFPGA产品一个DLL是通过在输入时钟和输出时钟之间插入延迟使两个时钟的上升沿一致，并保证输入时钟信号的相位和输出时钟信号同相。当输入的时钟信号边沿与回读时钟信号边沿一致时，DLL进入“锁存”状态。直到DLL达到锁存状态之后，电路才开始工作。因此，通过DLL的输出时钟可以弥补时钟分配网络中的延迟，可以有效地消除源时钟与分配到芯片内部的时钟的延迟。