第02讲可编程逻辑器件结构.ppt

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1、 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -1 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -1 2009 Xilinx,Inc.All Rights Reserved数字系统的数字系统的VHDLVHDL设计设计 可编程逻辑器件结构可编程逻辑器件结构 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -2

2、2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -2 2009 Xilinx,Inc.All Rights Reserved课课程内容程内容数字系数字系统硬件硬件设计概述概述FPGA设计基基础VHDL语言言数字系数字系统设计(VHDL+FPGA)2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -3 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technol

3、ogy Comparison -3 2009 Xilinx,Inc.All Rights Reserved可可编编程程逻辑逻辑器件概述器件概述可可编程程逻辑器器件件概概念念(PLD,Programmable Logic Device)PLD泛泛指指由由用用户编程程,用用户可可以以配配置置的的逻辑器器件件。它它的的基基本本逻辑结构构由由与与阵列列和和或或阵列列组成成,能能够有有效效地地实现“标准与或式准与或式”形式的布形式的布尔逻辑函数。函数。PLD的基本框图的基本框图 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Com

4、parison -4 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -4 2009 Xilinx,Inc.All Rights ReservedPLD器件器件PLD诞生生于于20世世纪70年年代代,经历了了从从PROMPLAPAL GAL低低密密度度PLD到到SPLDCPLDFPGA高高密密度度PLD的的发展展过程。程。最早的可最早的可编程程逻辑器件,它包含两个基本部分:器件,它包含两个基本部分:u逻辑阵列列是是用用户可可编程程的的部部分分,它它由由“与与”阵列列、“或或”阵列列及及反反相相器器组成

5、。成。u输出出单元的作用是使元的作用是使设计者能改者能改变PLD的的输出出结构。构。输入入信信号号通通过“与与”阵列列组合合成成为乘乘积项,这些些乘乘积项在在“或或”阵列中相加,列中相加,经输出出单元或宏元或宏单元元输出。出。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -5 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -5 2009 Xilinx,Inc.All Rights ReservedPLD器

6、件器件以以“与与”“或或”阵列列结构构(即即乘乘积项Product-Term)为基基础的的PLD器件包括:器件包括:u可可编程只程只读存存储器器PROMu可可编程程逻辑阵列列PLAu可可编程程阵列列逻辑PALu通用可通用可编程程阵列列逻辑GALu简单可可编程程逻辑器件器件SPLDu复复杂可可编程程逻辑器件器件CPLD以以查找找表表(LUT,Look-Up Table)结构构为基基础的的PLD器器件包括:件包括:u现场可可编程程门阵列列FPGA 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -6 20

7、07 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -6 2009 Xilinx,Inc.All Rights ReservedPLD器件分器件分类类根据根据结构,集成度,构,集成度,编程方法分程方法分类:u结构构基于乘基于乘积项(与与/或或阵列可列可编程性程性)/基于基于LUTPROM,PLA,PAL,GAL,SPLD,CPLDFPGAu集成度集成度低低/高高PROM,PLA,PAL,GALSPLD,CPLD,FPGAu编程方法程方法掩模掩模 ROM熔熔丝/反熔反熔丝 PROM,PAL,PAL,Micros

8、emi(原原Actel)FPGA浮浮栅 GAL,CPLDSRAM编程程 Xilinx/Altera FPGA 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -7 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -7 2009 Xilinx,Inc.All Rights ReservedPLD器件器件PROM最最早早出出现的的PLD就就是是可可编程程只只读存存储器器PROM。它它是是由由固固定定连接的接的“与

9、与”阵列和列和可可编程程的的“或或”阵列列组成。成。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -8 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -8 2009 Xilinx,Inc.All Rights ReservedPLD器件器件PROMPROM缺点:缺点:u由由于于与与阵列列是是固固定定的的,不不需需编程程,灵灵活活性性较差差。而而大大多多数数逻辑函函数数不不需需要要使使用用输入入的的全全部部

10、可可能能组合合,这就就使使得得PROM的的与与阵列不能充分利用,造成浪列不能充分利用,造成浪费。u为了了增增大大芯芯片片的的容容量量,与与门阵列列可可以以做做的的很很大大,但但阵列列愈愈大大,开关延开关延迟时间愈愈长,速度,速度较慢。慢。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -9 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -9 2009 Xilinx,Inc.All Rights Reserv

11、edPLD器件器件PLAPLA结构:构:uPLA中中包包含含一一个个可可编程程连接接的的“与与”阵列列和和一一个个可可编程程连接接的的“或或”阵列列,为了了减减小小阵列列规模模,提提高高器器件件速速度度,与与门阵列列不不采采用用全全译码式,与式,与门个数小于个数小于2n(n为输入入项数数)。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -10 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -10 2009

12、 Xilinx,Inc.All Rights ReservedPLD器件器件PLAPLA应用示例:用示例:u例如例如:O0=I0I1I2+NOT(I1)I2 O1=I0I1I2+NOT(I0)NOT(I1)NOT(I2)+I0NOT(I1)I2 O2=NOT(I0)NOT(I1)NOT(I2)+I1I2 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -11 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -

13、11 2009 Xilinx,Inc.All Rights ReservedPLD器件器件PLAPLA器件除了器件除了实现组合合逻辑外,外,还可可实现时序序逻辑。PLA器器件件对于于逻辑功功能能的的处理理比比较灵灵活活,但但处理理逻辑功功能能较简单的的电路路时比比较浪浪费资源源,相相应的的编程程工工具具花花费也也较大。大。因因此此在在PLA器器件件的的基基础上上,发展展了了PAL器器件件和和GAL等等PLD器件。器件。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -12 2007 Xilinx,In

14、c.All Rights ReservedFPGA and ASIC Technology Comparison -12 2009 Xilinx,Inc.All Rights ReservedPLD器件器件PALPAL:可可编程程阵列列逻辑PAL对PLA的的可可编程程结构构进行行了了进一步的一步的简化,其与化,其与阵列列可可编程程,或,或阵列列固定固定。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -13 2007 Xilinx,Inc.All Rights ReservedFPGA and ASI

15、C Technology Comparison -13 2009 Xilinx,Inc.All Rights ReservedPLD器件器件PALPAL器器件件具具有有灵灵活活的的设计功功能能,与与PLA器器件件相相比比,体体积小小,功功耗耗低低,速速度度快快,有有防防止止复复制制该逻辑的的保保密密熔熔丝,可可实现产品品的的加加密密功功能能。缺缺点点是是PAL器器件件采采用用的的熔熔丝工工艺,一一旦旦编程程,无无法法改改写写,而而且且不不同同的的输出出结构构需需要要选用用不不同型号的同型号的PAL器件。器件。2007 Xilinx,Inc.All Rights ReservedFPGA and

16、 ASIC Technology Comparison -14 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -14 2009 Xilinx,Inc.All Rights ReservedPLD器件器件GALGAL是基于是基于PAL结构的增构的增强型器件,具有与型器件,具有与PAL器件器件相同的基本相同的基本结构形式,既采用构形式,既采用可可编程程的的“与与”阵列列及及固定固定的的“或或”阵列列结构,但是构,但是编程方式不同。程方式不同。GAL有如下有如下优点:点:u采用采用CMOS的浮的浮栅工工艺

17、可以重复可以重复编程程由于采用由于采用CMOS工工艺而使器件速度提高,功耗下降而使器件速度提高,功耗下降具有不具有不挥发性,在器件掉性,在器件掉电后不必后不必对GAL器件重新器件重新编程程有一种有一种“安全保安全保护单元元”,允,允许对GAL器件器件实现安全保安全保护u采用了一种可采用了一种可编程程输出出逻辑宏宏单元元OLMC(Output Logic Macro Cell)2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -15 2007 Xilinx,Inc.All Rights ReservedF

18、PGA and ASIC Technology Comparison -15 2009 Xilinx,Inc.All Rights Reserved输输出出逻辑逻辑宏宏单单元元OLMCGAL器件输出逻辑宏单元器件输出逻辑宏单元(OLMC)2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -16 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -16 2009 Xilinx,Inc.All Rights Rese

19、rvedOLMC的作用的作用提供提供时序序电路需要的寄存器或触路需要的寄存器或触发器。器。提供多种形式的提供多种形式的输入入/输出方式。出方式。提供内部信号反提供内部信号反馈,控制,控制输出出逻辑极性。极性。分分配配控控制制信信号号,如如寄寄存存器器的的时钟和和复复位位信信号号,三三态门的的输出使能信号。出使能信号。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -17 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Compar

20、ison -17 2009 Xilinx,Inc.All Rights ReservedPLD的的编编程方法程方法熔熔丝丝熔熔丝(Fuse)型开关型开关u每每个个编程程互互联节点点上上有有熔熔丝,需需要要连接接,保保留留熔熔丝;若若需需断断开开,则用用比比工工作作电流流大大得得多多的的编程程电流流烧断断熔熔丝。一一次次性性编程程。熔熔丝占占芯芯片面片面积较大。大。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -18 2007 Xilinx,Inc.All Rights ReservedFPGA an

21、d ASIC Technology Comparison -18 2009 Xilinx,Inc.All Rights ReservedPLD的的编编程方法程方法反熔反熔丝丝反熔反熔丝(Antifuse)型开关型开关u未未编程程时开开关关呈呈高高阻阻(例例如如一一对反反向向串串联的的肖肖特特基基二二极极管管),当当编程程电压加加在在开开关关上上将将介介质击穿穿后后(使使一一个个二二极极管管永永久久性性击穿穿而而短短路路),开关呈开关呈现导通状通状态。一次性。一次性编程。程。antifuse polysiliconONO dielectricn+antifuse diffusion 2007 X

22、ilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -19 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -19 2009 Xilinx,Inc.All Rights ReservedPLD的的编编程方法程方法浮浮栅栅浮浮栅晶体管晶体管编程程(EPROM、EEPROM和和FlashROM)u利利用用浮浮栅存存储电荷荷来来保保存存数数据据。可可多多次次编程程,非非易易失失可可重重复复擦擦除除器器件:件:GAL、CPLD。uE

23、PROM 紫外紫外线擦除,擦除擦除,擦除难度大。度大。uEEPROM电擦除。擦除。uFlashROM快速快速电擦除擦除 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -20 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -20 2009 Xilinx,Inc.All Rights ReservedEPROMEPROM存储器存储器 2007 Xilinx,Inc.All Rights ReservedFPG

24、A and ASIC Technology Comparison -21 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -21 2009 Xilinx,Inc.All Rights ReservedEPROMuEPROM的的基基本本结构构是是一一个个浮浮栅管管,浮浮栅管管相相当当于于一一个个电子子开开关关,当当浮浮栅中中注注入入电子子时,浮浮栅管管截截止止;当当浮浮栅中中没没有有电子子注注入入时,浮浮栅管管导通。通。u与与普普通通的的NMOS管管很很相相似似,但但有有G1和和G2两两个个栅极极,G1

25、栅没没有有引引出出线,被包被包围在二氧化硅在二氧化硅(SiO2)中,称之中,称之为浮浮栅;G2为控制控制栅,有引出,有引出线。u当当G1栅有有电子子积累累时,该MOS管管的的开开启启电压变得得很很高高,即即使使G2栅为高高电平平,该管管仍仍不不能能导通通,相相当当于于存存储了了“0”。反反之之,当当G1栅无无电子子积累累时,MOS管管的的开开启启电压较低低,当当G2栅为高高电平平时,该管管可可以以导通,相当于存通,相当于存储了了“1”。uEPROM器器件件的的上上方方有有一一个个石石英英窗窗口口,当当用用光光子子能能量量较高高的的紫紫外外光光照照射射浮浮栅时,G1中中电子子获得得了了足足够的的

26、能能量量,穿穿过氧氧化化层回回到到衬底底中中。这样可可使使浮浮栅上上的的电子子消消失失,达达到到抹抹去去存存储信信息息的的目目的的,相相当当于于存存储器又存入了全器又存入了全“1”。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -22 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -22 2009 Xilinx,Inc.All Rights ReservedEEPROMEEPROM存储器存储器 2007

27、Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -23 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -23 2009 Xilinx,Inc.All Rights ReservedEEPROMuEEPROM也也可可写写成成E2PROM,它它是是电可可擦擦除除电编程程的的元元件件。EEPROM有多种工有多种工艺,也是基于浮,也是基于浮栅技技术。u具具有有两两个个栅极极的的NMOS管管,其其中中G1是是控控制制栅,它它是

28、是一一个个浮浮栅,无无引引出出线;G2是是抹抹去去栅,它它有有引引出出线。在在G1栅和和漏漏极极之之间有有一一小小面面积的氧化的氧化层,其厚度极薄,可,其厚度极薄,可产生隧道效生隧道效应。u当当G2栅加加20 V的的正正脉脉冲冲P1时,通通过隧隧道道效效应,电子子由由衬底底注注入入到到G1浮浮栅,相当于存,相当于存储了了“1”,利用此方法可将存,利用此方法可将存储器抹成全器抹成全“1”状状态。u存存储器器在在出出厂厂时,存存储内内容容也也为全全“1”状状态。使使用用时可可根根据据需需要要把把某某些些存存储单元元写写“0”。写写“0”时漏漏极极D加加20 V正正脉脉冲冲P2,G2栅接接地地,浮浮

29、栅上上电子通子通过隧道返回隧道返回衬底,相当于写底,相当于写“0”。uEEPROM读出出时,G2栅加加3 V的的电压,若若G1栅有有电子子积累累,则T2管管不不能能导通通,相相当当于于存存“1”;若若G1栅无无电子子积累累,则T2管管导通通,相相当当于于存存“0”。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -24 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -24 2009 Xilinx,Inc.A

30、ll Rights ReservedFlash ROMFlash ROM是是一一种种新新的的可可再再编程程只只读存存储器器,它它把把EPROM的的高高密密度度、低成本的低成本的优点与点与EEPROM的的电擦除性能擦除性能结合在一起。合在一起。Flash ROM与与EPROM和和EEPROM一一样属属于于浮浮栅编程程器器件件,其其存存储单元元也也是是由由带两两个个栅极极的的MOS管管组成成。其其中中一一个个栅极极称称为控控制制栅,连接接到到读/写写电路路上上;另另一一个个栅极极称称为浮浮置置栅,位位于于控控制制栅与与MOS管管传输沟道之沟道之间,并完全,并完全处于于绝缘的二氧化硅的包的二氧化硅的

31、包围之中。之中。闪速速存存储器器的的编程程和和擦擦除除分分别采采用用了了两两种种不不同同的的机机理理。在在编程程方方法法上上,它它与与EPROM相相似似,利利用用“热电子子注注入入技技术”,在在擦擦除除方方法法上上则与与EEPROM相似,利用相似,利用“电子隧道效子隧道效应”。编程程时,一一个个高高压(12 V)加加到到MOS管管的的控控制制栅,且且漏漏极极-源源极极偏偏置置电压为67 V,MOS管管强烈烈导通通,沟沟道道中中的的一一些些热电子子就就具具有有了了足足够的能量到达浮置的能量到达浮置栅,将,将MOS管的管的阈值电压从大从大约2 V提高到大提高到大约6 V。擦擦除除过程程则利利用用电

32、子子的的隧隧道道效效应来来完完成成,即即在在浮浮栅与与MOS管管沟沟道道间极极薄薄的的氧氧化化层上上施施加加一一个个大大电场,使使浮浮栅上上的的电子子通通过氧氧化化层回回到到沟道中,从而擦除存沟道中,从而擦除存储单元中的内容。元中的内容。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -25 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -25 2009 Xilinx,Inc.All Rights Rese

33、rvedFlash ROMFlash ROM在在设计和和工工艺上上与与成成熟熟的的EPROM的的产品品十十分分相相似似,可可以以用用类似似于于EPROM所所用用的的工工艺流流程程来来制制造造。但但两两者者之之间存存在在以以下下差差别:Flash ROM单元元在在源源区区利利用用分分级双双扩散散;Flash ROM有更薄的隧道氧化物有更薄的隧道氧化物层。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -26 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC

34、 Technology Comparison -26 2009 Xilinx,Inc.All Rights ReservedPLD的的编编程方法程方法SRAM静静态配置存配置存储器器(SRAM)编程程uSRAM,易失元件,易失元件,Xilinx FPGA u每次加每次加电必必须重新配置,重新配置,方便在方便在线重置重置WLBLVDDM5M6M4M1M2M3BLQQConfig.ControlRead/Write.ControlData IO 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -27 20

35、07 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -27 2009 Xilinx,Inc.All Rights ReservedCPLD器件器件PAL的的问题u太多的太多的输入和入和输出出u延延时受到受到“与与”阵列的影响列的影响u直接直接扩展展PAL结构的效率不高构的效率不高CPLD是是由由多多个个类似似PAL的的功功能能块组成成,具具有有很很长的的固固定定于于芯芯片片上上的的布布线资源源,通通过位位于于中中心心的的互互连阵列列连接在一起。接在一起。2007 Xilinx,Inc.All Rights R

36、eservedFPGA and ASIC Technology Comparison -28 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -28 2009 Xilinx,Inc.All Rights ReservedCPLD器件器件CPLD采采用用的的是是多多路路开开关关的的互互连方方式式即即集集总总线方方式式,因因而而具具有有较大大的的时间可可预测性性。总线上上任任意意一一对输入入端端与与输出出端端之之间的的延延时相等。相等。CPLD的的编程工程工艺有三种:有三种:uEPROM工工艺uE2PRO

37、M工工艺uFLASH工工艺 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -29 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -29 2009 Xilinx,Inc.All Rights ReservedCPLD器件器件Altera-MAX7000 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -30 200

38、7 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -30 2009 Xilinx,Inc.All Rights ReservedCPLD器件器件内部内部结结构构分分为三三块结构:构:宏宏单元元(Macro cell),可可编程程连线(PIA)和和I/O控制控制块。宏宏单元是元是PLD的基本的基本结构,由它来构,由它来实现基本的基本的逻辑功能。功能。兰色部分是多个宏色部分是多个宏单元的集合元的集合(因因为宏宏单元元较多,没有一一画出多,没有一一画出)。可可编程程连线负责信号信号传递,连接所有的宏接所有的宏单元。

39、元。I/O控控制制块负责输入入输出出的的电气气特特性性控控制制,比比如如可可以以设定定集集电极极开开路路输出、出、摆率控制、三率控制、三态输出等。出等。图中中左左上上的的INPUT/GCLK1、INPUT/GCLRn、INPUT/OE1、INPUT/OE2是是全全局局时钟、清清零零和和输出出使使能能信信号号,这几几个个信信号号有有专用用连线与与PLD中中每个宏每个宏单元相元相连,信号到每个宏,信号到每个宏单元的延元的延时相同并且延相同并且延时最短。最短。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison

40、-31 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -31 2009 Xilinx,Inc.All Rights ReservedCPLD器件器件宏宏单单元元结结构构 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -32 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -32 2009 Xilinx,Inc.A

41、ll Rights ReservedCPLD器件器件宏宏单单元元结结构构左左侧是是乘乘积项阵列列,实际就就是是一一个个与与或或阵列列,每每一一个个交交叉叉点点都都是是一一个个可可编程程熔熔丝,如如果果导通通就就是是实现“与与”逻辑。后后面面的的乘乘积项选择阵列列是是一一个个“或或”阵列列。两两者者一一起起完完成成组合合逻辑。图右右侧是是一一个个可可编程程D触触发器器,它它的的时钟、清清零零输入入都都可可以以编程程选择,可可以以使使用用专用用的的全全局局清清零零和和全全局局时钟,也也可可以以使使用用内内部部逻辑(乘乘积项阵列列)产生生的的时钟和和清清零零。如如果果不不需需要要触触发器器,也也可可

42、以以将将此此触触发器器旁旁路路,信信号号直直接接输给PIA或或输出到出到I/O脚。脚。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -33 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -33 2009 Xilinx,Inc.All Rights ReservedFPGA器件器件由由逻辑功功能能块排排列列成成阵列列组成成,并并由由可可编程程的的内内部部连线连接接这些些逻辑功能功能块来来实现不同的不同的设计

43、。更高密度,更复更高密度,更复杂的布的布线结构和构和逻辑实现。Xilinx FPGA芯片内部结构芯片内部结构 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -34 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -34 2009 Xilinx,Inc.All Rights ReservedFPGA器件器件典型的典型的FPGA通常包含三通常包含三类基本基本资源:源:u可可编程程逻辑功功能能块:是是实现用用户功

44、功能能的的基基本本单元元,多多个个逻辑功功能能块通常通常规则地排成一个地排成一个阵列列结构,分布于整个芯片;构,分布于整个芯片;u可可编程程输入入/输出出块:完完成成芯芯片片内内部部逻辑与与外外部部管管脚脚之之间的的接接口口,围绕在在逻辑单元元阵列四周;列四周;u可可编程程内内部部互互连资源源:包包括括各各种种长度度的的连线线段段和和一一些些可可编程程连接接开开关关,它它们将将各各个个可可编程程逻辑块或或输入入/输出出块连接接起起来来,构构成成特特定定功功能能的的电路路。用用户可可以以通通过编程程决决定定每每个个单元元的的功功能能以以及及它它们的的互互连关系,从而关系,从而实现所需的所需的逻辑

45、功能。功能。2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -35 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -35 2009 Xilinx,Inc.All Rights ReservedFPGA器件器件除了上述构成除了上述构成FPGA基本基本结构的三种构的三种资源以外,随着工源以外,随着工艺的的进步和步和应用系用系统需求的需求的发展,一般在展,一般在FPGA中中还可能包可能包含以下可含以下可选资源:源

46、:u存存储器器资源源(块RAM、分布式、分布式RAM);u数字数字时钟管理管理单元元(分分频/倍倍频、数字延、数字延迟、时钟锁定定);u算算术运算运算单元元(高速硬件乘法器、乘加器高速硬件乘法器、乘加器);u多多电平平标准兼容的准兼容的I/O接口;接口;u高速串行高速串行I/O接口;接口;u特殊功能模特殊功能模块(以太网以太网MAC等硬等硬IP核核);u微微处理器理器(PowerPC405等硬等硬处理器理器IP核核)。例如:例如:Xilnx Virtex-II系列系列FPGA 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology

47、 Comparison -36 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -36 2009 Xilinx,Inc.All Rights ReservedVirtex II器件结构器件结构FPGA采采用用逻逻辑辑单单元元阵阵列列LCA(Logic Cell Array),内内部部包包括括可可配配置置逻逻辑辑模模块块CLB(Configurable Logic Block)、输输出出输输入入模模块块IOB(Input Output Block)和内部连线和内部连线(Interconnect)三个部分

48、三个部分I/O Blocks(IOBs)I/O Blocks(IOBs)ConfigurableConfigurableLogic Blocks Logic Blocks(CLBs)(CLBs)Clock Management Clock Management(DCMs,BUFGMUXes)(DCMs,BUFGMUXes)Block SelectRAMBlock SelectRAMresourceresourceDedicated Dedicated multipliersmultipliersProgrammable Programmable interconnectinterconnect

49、 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -37 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -37 2009 Xilinx,Inc.All Rights ReservedFPGA可可编编程程单单元元结结构构按按编程的方式和程的方式和逻辑功能的功能的类型主要有三种:型主要有三种:uSRAM-查找表找表类型型(以以Xilinx Virtex-II为例例)u反熔反熔丝的多路开关的多路开关类型型FPGA

50、器件器件u基于基于Flash的的FPGA 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -38 2007 Xilinx,Inc.All Rights ReservedFPGA and ASIC Technology Comparison -38 2009 Xilinx,Inc.All Rights ReservedFPGA基于基于SRAM-查找表找表类型型查找表找表(Look-Up-Table)简称称为LUT,LUT本本质上就是一个上就是一个RAM。目目前前FPGA中中多多使使用用4输入入的的LUT

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