《第6章可编程逻辑器件.ppt》由会员分享，可在线阅读，更多相关《第6章可编程逻辑器件.ppt（121页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、1第第6章章 可编程逻辑器件可编程逻辑器件2可编程逻辑器件简介可编程逻辑器件简介n n可编程逻辑器件n nPLD：Programmable Logic Devicesn nASIC（面向特定用途集成电路）的一个重要分支，允许用户在相应的软硬件平台的支持下，通过编程开发出自己的芯片，并对其功能（芯片的编程内容）进行一次或多次现场更改。3主要内容主要内容n n6.1 可编程逻辑器件PLD概述n n6.2 应用存储器（RAM/PROM）的数字设计n n6.3 应用可编程逻辑阵列（PLA）的数字设计n n6.4 应用可编程阵列逻辑（PAL）和 通用阵列逻辑（GAL）的数字设计n n6.5 现场可编程门
2、阵列（FPGA）4主要内容主要内容n n6.1 可编程逻辑器件PLD概述n n6.2 应用存储器（RAM/PROM）的数字设计n n6.3 应用可编程逻辑阵列（PLA）的数字设计n n6.4 应用可编程阵列逻辑（PAL）和 通用阵列逻辑（GAL）的数字设计n n6.5 现场可编程门阵列（FPGA）56.1.1 PLD的基本结构的基本结构n n例：有两个最小项表达式n nF1=AB+AB,F2=AB+ABF1=AB+AB,F2=AB+AB每一个输入信号都配有一个缓冲电路，使其具有足够大的驱动能力，同时产生原变量和反变量输出，形成互补信号阵列输入 互补信号阵列输入6PLD中采用的与门和或门逻辑符号
3、中采用的与门和或门逻辑符号n n与与-或门阵列中的行线与列线或门阵列中的行线与列线的交叉处上具有下列三种连的交叉处上具有下列三种连接方式：接方式：n n固定连接固定连接固定连接固定连接：交叉点用圆点：交叉点用圆点()表表示，称为固定编程单元。示，称为固定编程单元。n n可选连接可选连接可选连接可选连接：交叉点用叉号：交叉点用叉号()表表示，称为可编程单元。示，称为可编程单元。n n不连接不连接不连接不连接：无任何标记。称为断：无任何标记。称为断开单元。开单元。76.1.1 PLD的基本结构的基本结构n n例：有两个最小项表达式n nF1=AB+AB,F2=AB+ABF1=AB+AB,F2=AB
4、+AB每一个输入信号都配有一个缓冲电路，使其具有足够大的驱动能力，同时产生原变量和反变量输出，形成互补信号阵列输入 互补信号阵列输入86.1.2 PLD的分类的分类n n以与-或阵列为主体的PLD，根据与阵列和或阵列是否可编程，分为三种基本类型：n n与阵列固定、或阵列可编程（与阵列固定、或阵列可编程（2020世纪世纪7070年代初）年代初）n n可编程只读存储器（可编程只读存储器（PROMPROM）n n可擦除可编程只读存储器（可擦除可编程只读存储器（EPROMEPROM）n n与阵列和或阵列均可编程（与阵列和或阵列均可编程（2020世纪世纪7070年代）年代）n n可编程逻辑阵列（可编程逻
5、辑阵列（PLAPLA）n n与阵列可编程、或阵列固定与阵列可编程、或阵列固定n n2020世纪世纪7070年末：可编程阵列逻辑（年末：可编程阵列逻辑（PALPAL）n n8080年代中期：通用阵列逻辑（年代中期：通用阵列逻辑（GALGAL）9PROM阵列结构举例阵列结构举例10简化画法简化画法11PLA阵列结构举例阵列结构举例12PAL和和GAL的阵列结构举例的阵列结构举例13n n除上述三类PLD外，目前常用的PLD还有高密度可编程逻辑器件HDPLD及现场可编程门阵列FPGA。146.1.3 PLD的编程单元的编程单元n n（1）熔丝和反熔丝结构（PROM结构）n n（2）可擦除可编程结构（
6、EPROM结构）n n（3）静态随机存储器结构（SRAM结构）15（1）熔丝和反熔丝结构）熔丝和反熔丝结构n n这类结构的编程单元只能编程一次。n n熔丝式编程单元在编程产生的脉冲电流作用下使熔丝烧断，形成断路。n n反熔丝式编程单元与此相反，它在编程脉冲电流作用下使连接点电阻变小，形成短路。16熔丝式编程单元熔丝式编程单元n n由一个双极型晶体管由一个双极型晶体管T T及连接及连接在发射极上的一条熔丝组成在发射极上的一条熔丝组成n n当熔丝上通以足够大的电流当熔丝上通以足够大的电流脉冲时，熔丝将被烧断。脉冲时，熔丝将被烧断。n n所谓编程，就是根据需要将所谓编程，就是根据需要将相应行列交叉处
7、的编程单元相应行列交叉处的编程单元中的熔丝烧断，利用熔丝的中的熔丝烧断，利用熔丝的断与不断，便可存储信息断与不断，便可存储信息“0 0”或或“1 1”。17熔丝式编程单元组成的或阵列熔丝式编程单元组成的或阵列18示例示例n n要实现下列三个逻辑函数1 1 0 0 0 1截止熔丝已烧断，高电位熔丝已烧断，高电位VccVcc无法传输到无法传输到F1F1，故故F1=0F1=0熔丝未烧断，故高电熔丝未烧断，故高电位位VccVcc可传输到可传输到F2,F3F2,F3，故故F2=F3=1F2=F3=1。导通实现了上式的要求实现了上式的要求19（2）可擦除可编程结构）可擦除可编程结构n n这类结构的编程单元
8、允许多次编程n n采用浮栅MOS管的可编程单元可通过编程产生的负电压使连接点“接通”（形成导电沟道），也可通过紫外线照射使连接点“断开”（消除导电沟道）。n n另一种可擦除编程结构称为EEPROM，它是一种采用电擦除的可编程单元。20（3）静态随机存储器结构）静态随机存储器结构n n这类结构的编程单元采用随机读写的触发器，可根据需要使其置“1”或置“0”。n nSRAMSRAM在掉电后将丢失所存储的信息，称为易失性在掉电后将丢失所存储的信息，称为易失性编程单元。编程单元。n n前两类（前两类（PROMPROM和和EPROMEPROM）则是非易失性编程单元，）则是非易失性编程单元，掉电后不会丢失
9、所存储的信息。掉电后不会丢失所存储的信息。21主要内容主要内容n n6.1 可编程逻辑器件PLD概述n n6.2 应用存储器（RAM/PROM）的数字设计n n6.3 应用可编程逻辑阵列（PLA）的数字设计n n6.4 应用可编程阵列逻辑（PAL）和 通用阵列逻辑（GAL）的数字设计n n6.5 现场可编程门阵列（FPGA）6.2.1 存储器的组成与分类存储器的组成与分类n n存储器：按地址存取数据n n存储器的组成：n n(1)(1)存储体存储体n n(2)(2)地址缓冲和译码器地址缓冲和译码器n n(3)(3)读写数据缓冲器读写数据缓冲器22随机存取存储器随机存取存储器RAM组成组成23（
10、1）存储体）存储体n n存储器核心n n由许多存储单元构成，每个单元又由若干个可记忆0或1的存储元件组成。n n因此，每个存储单元可存放若干位二进制数，称为一个字。n n每个存储单元按其空间位置都有一个固定的编号，称为存储单元的地址。24（2）地址缓冲和译码器）地址缓冲和译码器n n接收外部送来的地址码，并对它们进行译码，输出译码信号。n n译码信号选中相应的存储单元，使该单元中的数据读出或写入。25（3）读写数据缓冲器）读写数据缓冲器n n传输读出或写入数据n n从存储体读出数据时，先经读数据缓冲器，再传送到外部n n向存储体写入数据时，外部数据先经写数据缓冲器，再写入存储单元。26存储器读
11、写过程存储器读写过程-写写2700100 1 1 00，译码0，选通写10 1 1 0存储器读写过程存储器读写过程-读读2800100，译码1，选通读10 1 1 0存储器分类存储器分类n n按制造工艺划分：双极型，MOS型n n按功能划分：n n随机存取存储器随机存取存储器RAMRAMn n只读存储器只读存储器ROMROM29（1）RAMn n运行过程中可随时写入或读出数据n n静态静态RAMRAMn n存储元件为触发器，利用两种稳定状态来存储数据存储元件为触发器，利用两种稳定状态来存储数据0 0或或1 1n n动态动态 RAM RAMn n存储元件为电容，利用它所充电荷来存储数据存储元件为
12、电容，利用它所充电荷来存储数据0(0(不充电不充电)和和1(1(充电充电)n n刷新：在时钟的控制下重复地充电才能保存原数据刷新：在时钟的控制下重复地充电才能保存原数据30(2)ROMn n存储数据事先写入，运行过程只能读出原数据不能再写入新的数据。n n掩膜式只读存储器掩膜式只读存储器-ROM-ROMn n可一次编程只读存储器可一次编程只读存储器-PROM-PROMn n可多次编程只读存储器可多次编程只读存储器-EPROM-EPROM316.2.2 用用PROM实现数字设计实现数字设计n n从逻辑功能角度n n地址译码器地址译码器地址译码器地址译码器产生了几个输入变量的产生了几个输入变量的2
13、 2n n个最小项，因个最小项，因此该译码器是一个固定连接的此该译码器是一个固定连接的与阵列与阵列与阵列与阵列。n n存储体存储体存储体存储体的每个存储元件相当于一个个编程单元，这的每个存储元件相当于一个个编程单元，这些编程单元所存储的数据都可由用户设定，并根据些编程单元所存储的数据都可由用户设定，并根据输入变量（地址码）的取值读出，构成一个可编程输入变量（地址码）的取值读出，构成一个可编程的的或阵列或阵列或阵列或阵列。32PROM数字设计示例数字设计示例1n n例例1:1:用用PROMPROM实现四位二进制码到格雷码的实现四位二进制码到格雷码的转换转换33PROM数字设计示例数字设计示例1（
14、续）（续）34PROM数字设计示例数字设计示例2n n例例2 2：用用PROMPROM实现字符发生器实现字符发生器n n基本原理基本原理n n将字符点阵预先存储在将字符点阵预先存储在PROMPROM中，然后顺序给出地中，然后顺序给出地址码，从存储矩阵中逐行读出字符点阵，并送入光址码，从存储矩阵中逐行读出字符点阵，并送入光栅显示器即可显示字符。栅显示器即可显示字符。n n7*57*5字符发生器字符发生器n n7 7个存储单元个存储单元n n5 5个存储元件个存储元件35PROM数字设计示例数字设计示例2（续）（续）36n nPROM数字设计示例数字设计示例3n n例3：用PROM实现序列信号发生
15、器37n n按给定序列信号的变化特征将按给定序列信号的变化特征将它分为它分为8 8个周期。个周期。n n将每个周期内四个序列信号的将每个周期内四个序列信号的高低电平用高低电平用“1 1”和和“0 0”表示，表示，便得到每列数据。便得到每列数据。n n将各列数据按地址顺序写入将各列数据按地址顺序写入PROMPROM即可得到所要求的序列信即可得到所要求的序列信号发生器。号发生器。PROM数字设计示例数字设计示例3（续）（续）n n为了获得一定频率的序为了获得一定频率的序列信号，可用三位计数列信号，可用三位计数器提供器提供PROMPROM的地址。的地址。n n改变计数器的计数脉冲改变计数器的计数脉冲
16、频率，即可获得不同频频率，即可获得不同频率的序列信号。率的序列信号。38对对ROM实现组合逻辑的评价实现组合逻辑的评价n n优点：优点：设计规整、便于编程n n缺点：缺点：按逻辑函数真值表直接实现，不进行任何简化，这意味着ROM的与阵列必须产生全部n个变量的2n个最小项，而不管所要实现的函数是否真正包含这些最小项。这样势必多占ROM芯片的面积。39课本P237 练习6：4(1),5(2)40主要内容主要内容n n6.1 可编程逻辑器件PLD概述n n6.2 应用存储器（RAM/PROM）的数字设计n n6.3 应用可编程逻辑阵列（PLA）的数字设计n n6.4 应用可编程阵列逻辑（PAL）和
17、通用阵列逻辑（GAL）的数字设计n n6.5 现场可编程门阵列（FPGA）PLA数字设计基本原理数字设计基本原理n nPLA是一种与、或阵列均可编程，包含有记忆元件（触发器网络）的大规模集成电路。n n既可实现组合逻辑，又可实现时序逻辑。41PLA数字设计评价数字设计评价n n克服了ROM数字设计的缺点，采用函数的最简“与或”表达式中的乘积项来构成与阵列，然后再用乘积项之“或”来构成或阵列。n n这样与阵列不再是所有最小项，而是经过化简的乘积项，这种与阵列是可编程的。42PLA 内部结构示例内部结构示例43PLA实现组合逻辑示例实现组合逻辑示例1n n例1:用PLA实现四位二进制码到格雷码的转
18、换44PLA实现组合逻辑示例实现组合逻辑示例1（续）（续）45PLA实现组合逻辑示例实现组合逻辑示例2n n例2:用PLA实现一位二进制全加器46课本P237-238 练习6：8PLA实现时序逻辑示例实现时序逻辑示例1n n例例3 3 用用PLAPLA设计一个时序锁，它有两个输入设计一个时序锁，它有两个输入(x(x1 1,x,x2 2)、一、一个输出个输出(Z(Z)和四种状态和四种状态(R,B,C,E)(R,B,C,E)47n n当输入当输入x x1 1x x2 2为为00-01-1100-01-11序列时，序列时，该锁将由状态该锁将由状态R-B-CR-B-C，并使输，并使输出出Z=1Z=1（
19、开锁）。（开锁）。n n当当x x1 1x x2 2不为上述开锁序列时，不为上述开锁序列时，该锁将进入状态该锁将进入状态E(E(出错出错)n n不管时序锁处于什么状态，不管时序锁处于什么状态，只要输入只要输入x x1 1x x2 2为为0000，该锁都返，该锁都返回到状态回到状态R(R(复位复位)PLA实现时序逻辑示例实现时序逻辑示例1（续（续1）48PLA实现时序逻辑示例实现时序逻辑示例1（续（续2）49PLA实现时序逻辑示例实现时序逻辑示例2n n例例4 4 用用PLAPLA实现具有七段显示输出的模实现具有七段显示输出的模1212计数器，即计数器，即从从(00)(00)1010(11)(1
20、1)101050PLA实现时序逻辑示例实现时序逻辑示例2（续（续1）51PLA实现时序逻辑示例实现时序逻辑示例2（续（续2）52PLA实现实现时序时序逻辑逻辑示例示例 5354主要内容主要内容n n6.1 可编程逻辑器件PLD概述n n6.2 应用存储器（RAM/PROM）的数字设计n n6.3 应用可编程逻辑阵列（PLA）的数字设计n n6.4 应用可编程阵列逻辑（PAL）和 通用阵列逻辑（GAL）的数字设计n n6.5 现场可编程门阵列（FPGA）PAL和和GAL的基本结构的基本结构55输出电路结构随芯片的选定而确定输出电路的结构类型由编程确定6.4.1 可编程阵列逻辑（可编程阵列逻辑（P
21、AL）n nPAL的四种典型输出结构n n（1 1）专用输出结构）专用输出结构n n（2 2）异步）异步I/OI/O输出结构输出结构n n（3 3）寄存器型输出结构）寄存器型输出结构n n（4 4）带异或门的寄存器型输出结构）带异或门的寄存器型输出结构56（1）专用输出结构）专用输出结构n n图中有图中有1 1个输入个输入I I，1 1个输出个输出F F。n n输出部分输出部分输出部分输出部分由或非门构成，有四个乘积项。由或非门构成，有四个乘积项。n n特点：特点：特点：特点：与阵列编程后，输出只由输入决定，仅适合于与阵列编程后，输出只由输入决定，仅适合于组合逻辑，也称基本组合输出结构组合逻辑
22、，也称基本组合输出结构57（2）异步）异步I/O输出结构输出结构n n图图中有中有2 2个输入，个输入，一个一个来自外部输入来自外部输入I I，另一个来自反馈，另一个来自反馈I/O I/O n n输出部分输出部分输出部分输出部分由或门和三态反相缓冲器构成，共有由或门和三态反相缓冲器构成，共有8 8个乘积个乘积项项，其其中中7 7个输入到个输入到或门，而最上面的一个乘积项产生三态反相缓冲或门，而最上面的一个乘积项产生三态反相缓冲器的使能信号器的使能信号ENENn nEN=0EN=0，输出，输出I/OI/O高阻抗，高阻抗，I/OI/O端只能做外部输入端只能做外部输入n nEN=1EN=1，三态缓冲
23、器导通，三态缓冲器导通，I/OI/O端用作输出，并可将该输出端用作输出，并可将该输出反馈到与阵列作为输入。反馈到与阵列作为输入。58（3）寄存器型输出结构）寄存器型输出结构59n n（4）带异或门的寄存器型输出结构带异或门的寄存器型输出结构n n在寄存器型输出结构基础上增加一个异或门构成在寄存器型输出结构基础上增加一个异或门构成n n该该输出结构把乘积项分割成两个和项，这两个和项先输出结构把乘积项分割成两个和项，这两个和项先进行异或运算，然后输入到触发器的进行异或运算，然后输入到触发器的DD输入端，在输入端，在CPCP脉冲作用下该输入被存入触发器内。脉冲作用下该输入被存入触发器内。60PAL
24、16L8 阵列阵列结构结构616个带反馈的异步I/O输出结构不带反馈的异步I/O输出结构不带反馈的异步I/O输出结构416个输入缓冲器，产生32条列线作为输入信号4每条行线对应一个与门，代表一个乘积项，共64个乘积项，分成8组，各组通过一个固定位7输入的或门形成输出函数PAL实现实现组合组合逻辑逻辑示例示例626.4.2 通用阵列逻辑通用阵列逻辑n n与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC。通过对输出逻辑宏单元的编程，GAL在功能上可以代替PAL的四种输出类型及其派生的其他类型。63GAL 16V8的的基基本本结结构构64GAL 16V8说明说明n n引脚引脚
25、引脚引脚2-92-9是是8 8个输入缓冲器，引入个输入缓冲器，引入8 8个固定输入，通过个固定输入，通过8 8个缓冲器个缓冲器形成形成1616条互补输入。条互补输入。n n引脚引脚引脚引脚12-1912-19是是8 8个三态反相输出缓冲器，作为个三态反相输出缓冲器，作为8 8个固定输出，并有个固定输出，并有8 8个输出逻辑宏单元个输出逻辑宏单元OLMC(OLMC(该单元中包含有或门阵列该单元中包含有或门阵列)。n n与与OLMCOLMC相连的有相连的有8 8个输出反馈输入缓冲器，使引脚个输出反馈输入缓冲器，使引脚12-1912-19既既可设置为输入引脚又可设置为输出引脚。这样，可设置为输入引脚
26、又可设置为输出引脚。这样，GAL-16V8GAL-16V8最最多可有多可有1616个输入量，并形成个输入量，并形成3232条互补输入线（图中垂直线）。条互补输入线（图中垂直线）。n n图中与门阵列由图中与门阵列由8888个与门组成，共形成个与门组成，共形成6464个乘积项，个乘积项，(图中水图中水平线平线)。这样，。这样，3232条互补垂直输入线与条互补垂直输入线与6464条水平乘积项线构成了条水平乘积项线构成了32643264矩阵：即有矩阵：即有20482048个可编程单元。个可编程单元。n n引脚引脚引脚引脚1 1既可作为输入又可作为芯片的时钟既可作为输入又可作为芯片的时钟。n n引脚引脚
27、引脚引脚1111既可作为输入又可作为芯片的使能信号。既可作为输入又可作为芯片的使能信号。65OLMC的的组组成成及及其其组组态态66OLMC的组成的组成n n输出逻辑宏单元的内部结构n n1.1.或门或门n n2.2.异或门异或门n n3.D3.D触发器触发器n n4.44.4个多路选择器个多路选择器(MUX)(MUX)n n5.5.时钟时钟(CK)(CK)控制控制n n6.6.使能使能(OE)(OE)控制控制n n7.7.编程信号编程信号XOR(n)XOR(n)、ACAC0 0、ACAC1 1(n)(n)位等位等671.或或门门68n n9输入的或门，每个输入对应一个乘积项，其中8个乘积项直
28、接连到或门输入端，而第1个乘积项先送入乘积项多路选择器PTMUX，其输出再连到或门的第一个输入端。2.异异或或门门69n n作为一个极性控制门，其输入为或门的输出和编程信作为一个极性控制门，其输入为或门的输出和编程信号号XOR(nXOR(n)，两者经异或后输出到，两者经异或后输出到DD触发器的输入端触发器的输入端及及输出数据选择器的一个输入端。输出数据选择器的一个输入端。n n通过编程使通过编程使XOR(n)XOR(n)为为1 1或为或为0 0，即可使异或门的输出为，即可使异或门的输出为或门输出的反相或同相。或门输出的反相或同相。n nXOR(n)=1XOR(n)=1，异或门起反相器的作用，异
29、或门起反相器的作用n nXOR(n)=0XOR(n)=0，异或门仅作为同向缓冲器，异或门仅作为同向缓冲器3.D触触发发器器70n n异或门的输出加到异或门的输出加到DD触发器的触发器的DD输输入端，在时钟脉冲入端，在时钟脉冲CKCK的作用下可的作用下可存入触发器内，使存入触发器内，使OLMCOLMC可实现时可实现时序逻辑线路。序逻辑线路。n nDD触发器的状态输出触发器的状态输出n n选择经数据选择器选择经数据选择器OMUXOMUX输出输出n n或经或经FMUXFMUX反馈到与阵列反馈到与阵列4.四四个个多多路路选选择择器器(MUX)71控制第一乘积项的来源选择三态反相输出缓冲器的选通信号确定
30、反馈输入信号的来源选择输出信号的来源(1)乘乘积积项项多多路路选选择择器器72控制第一乘积项的来源AC0AC1(n)PTPTMUX001第一乘积项011第一乘积项101第一乘积项1100二选一数据选择器，由控制字AC0、AC1(n)经与非门控制其状态，从而决定或门的第一个输入是来自与阵列中的第一个乘积项还是“地电平”(0)。(2)三三态态多多路路选选择择器器73选择三态反相输出缓冲器的选通信号四选一数据选择器，在控制字AC0、AC1(n)的控制下，从四路信号中选出一路信号作为输出三态缓冲器使能端的控制信号AC0AC1(n)TSMUX00Vdd开三态门01高阻输出10OE11第一乘积项(3)反反
31、馈馈多多路路选选择择器器74确定反馈输入信号的来源n四选一数据选择器，控制信号是AC0、AC1(n)和AC1(m)，但同一时刻只有两个信号在同时控制nAC0 1，只有AC1(n)起作用，AC1(m)不起作用nAC0 0，只有AC1(m)起作用，AC1(n)不起作用AC0AC1(n)AC1(m)FMUX00地(0)01相邻OLMC输入11反馈或输入10(4)输输出出多多路路选选择择器器75选择输出信号的来源AC0AC1(n)OMOMUX000D010110101Qn二选一数据选择器，用于选择输出信号来源n选择异或门输出则适用于构成组合电路；n选择触发器，则适用于时序电路。n控制信号AC0、AC1
32、(n)，通过或非门控制OM端GAL 16V8 结构控制字结构控制字76n n（1 1）乘积项禁止位：共）乘积项禁止位：共6464位，每位对应一个乘积项位，每位对应一个乘积项(与门与门)。禁止位禁止位=0=0，则相应的乘积项，则相应的乘积项=0=0，方便地屏蔽某些不用的乘积项，方便地屏蔽某些不用的乘积项n n（2 2）极性控制位）极性控制位XORXOR：共：共8 8位，每个位，每个OLMCOLMC一个，通过异或门一个，通过异或门控制逻辑操作输出的极性控制逻辑操作输出的极性n n（3 3）同步位）同步位SYNSYN：1 1位，位，8 8个个OLMCOLMC共共用。用。SYN=0SYN=0，GALG
33、AL具有寄具有寄存器型输出能力；存器型输出能力；SYN=1 SYN=1，则仅有纯粹组合型输出能力。，则仅有纯粹组合型输出能力。n n（4 4）结构控制字）结构控制字ACAC0 0，1 1位，位，8 8个个OLMCOLMC共用，与各个共用，与各个OLMCOLMC中中的的ACAC1 1配合控制多路开关，即配合控制多路开关，即4 4个数据选择器。个数据选择器。n n（5 5）结构控制位）结构控制位ACAC1 1(n)(n)，共，共8 8位。每个位。每个OLMCOLMC一个。一个。OLMC的五种组态的五种组态n n（1）专用输入组态n n（2）专用组合输出组态n n（3）复合输入/输出组态n n（4）
34、寄存器组合输入/输出组态n n（5）寄存器输出组态77（1）专用输入组态）专用输入组态n nSYN=1,ACSYN=1,AC0 0=0,AC=0,AC1 1(n)=1(n)=178专用输入组态专用输入组态n nSYN=1n n组合输出组合输出n nAC0=0n nAC1(n)=179101地平0高阻断开输入0AC0=0，仅AC1(m)起作用，它相当于邻级引脚的AC1(n)地平0（1）专用输入组态）专用输入组态n nSYN=1,ACSYN=1,AC0 0=0,AC=0,AC1 1(n)=1(n)=180（2）专用组合输出组态）专用组合输出组态n nSYN=1,AC0=0,AC1(n)=081邻级
35、输出邻级输出专用组合输出组态专用组合输出组态82n nSYN=1n n组合输出组合输出n nAC0=0n nAC1(n)=000110001始终导通，I/O端只能作为输出，不能作为输入（2）专用组合输出组态）专用组合输出组态n nSYN=1,AC0=0,AC1(n)=083邻级输出邻级输出（3）复合输入）复合输入/输出组态输出组态n nSYN=1,AC0=1,AC1(n)=184第第1乘积项乘积项复合输入复合输入/输出组态输出组态85n nSYN=1n n组合输出组合输出n nAC0=1n nAC1(n)=11100第1乘积项0是否导通受第一乘积项的控制,I/O端既可作为输出，也作为输入11（
36、3）复合输入）复合输入/输出组态输出组态n nSYN=1,AC0=1,AC1(n)=186第第1乘积项乘积项（4）寄存器组合输入）寄存器组合输入/输出组态输出组态n nSYN=0,SYN=0,ACAC0 0=1,AC=1,AC1 1(n)=(n)=1 187寄存器组合输入寄存器组合输入/输出组态输出组态88n n与与复合输入复合输入输出输出组态组态类同类同n n主要区别在于此模式下引脚主要区别在于此模式下引脚1 1、1111分别为时钟分别为时钟CKCK和和选通选通OEOE，不再作为普通输入端，也就不再占用引脚，不再作为普通输入端，也就不再占用引脚1212、1919对应宏单元的反馈通路。对应宏单
37、元的反馈通路。n n由于由于SYN=0,SYN=0,说明八个说明八个OLMCOLMC中的结构控制字中的结构控制字AC1(n)AC1(n)不会全为不会全为1 1，至少有一个为，至少有一个为0 0配置成寄存器输出配置成寄存器输出。89（5）寄存器输出组态）寄存器输出组态n nSYN=0,AC0=1,AC1(n)=090寄存器输出组态寄存器输出组态9191n nSYN=0n n寄存器寄存器输出输出n nAC0=1n nAC1(n)=0011OE1是否导通受OE控制10（5）寄存器输出组态）寄存器输出组态n nSYN=0,AC0=1,AC1(n)=0923.GAL编程的基本原理及应用举例编程的基本原理
38、及应用举例n n借助于借助于GALGAL的开发软件和硬件的开发软件和硬件(编程器编程器)以及计算机对以及计算机对GALGAL进行编程，才能使进行编程，才能使GALGAL芯片具有期望的逻辑功能芯片具有期望的逻辑功能n n这一编辑包括对这一编辑包括对GALGAL中的与阵列、结构控制字、用户中的与阵列、结构控制字、用户标签阵列、加密位、整体擦除位等进行编程，它是通标签阵列、加密位、整体擦除位等进行编程，它是通过向过向GALGAL的行地址图写入编程信息实现的。的行地址图写入编程信息实现的。93行地址图行地址图94n n6464个行地址个行地址ROW0-ROW63ROW0-ROW63n n每个行地址对应
39、的存储数每个行地址对应的存储数据不等长。据不等长。ROW0-ROW31：对应与阵列，每行包含64位，每一位分别对应GAL 16V8逻辑阵列图中的32条垂直线(输入)同64条水平线(乘积项)交叉点处的64个编程元件电子标签字，共64位，可存储用户定义的有关信息包括器件实现的电路功能、编程日期、编程者姓名等。这些信息不受芯片保密位控制，随时可以读出。供制造商使用，用户只能读出其中存放的信息，不能改写存放OLMC的编程信息1位，该位被编程后，与阵列和结构控制字即被加密，禁止读出上述单元中的数据1位，编程后可用于整体擦除，能擦除与阵列、电子标签、结构控制字、加密位等信息，但不能擦除保留空间的某些内容。
40、82位，用于将编程数据写入GAL的某一行内95主要内容主要内容n n6.1 可编程逻辑器件PLD概述n n6.2 应用存储器（RAM/PROM）的数字设计n n6.3 应用可编程逻辑阵列（PLA）的数字设计n n6.4 应用可编程阵列逻辑（PAL）和 通用阵列逻辑（GAL）的数字设计n n6.5 现场可编程门阵列（FPGA）FPGA结构结构n n在前面介绍的几种PLD电路中，都采用了与-或逻辑阵列加上输出逻辑单元的结构形式。n n而FPGA的电路结构形式则完全不同。它由若干独立的可编程逻辑模块组成。用户可以通过编程将这些模块连接成所需要的数字系统。因为这些模块的排列形式和门阵列(GA)中单元的
41、排列形式相似，所以沿用了门阵列这个名称。FPGA属于高密度PLD，其集成度可达3万门/片以上。96FPGA的特点的特点n n最大特点是可实现现场编程n n即在工作时便可对线路板上的电路芯片进行逻辑设即在工作时便可对线路板上的电路芯片进行逻辑设计，并可进行反复修改直至达到设计要求；计，并可进行反复修改直至达到设计要求；n n也可以工作一段时间后，再修改逻辑，进行重新定也可以工作一段时间后，再修改逻辑，进行重新定义，完成新的逻辑功能。义，完成新的逻辑功能。97FPGA基基本本结结构构98FPGA基本结构基本结构n nFPGAFPGA的基本结构是由三种可编程单元和一个用于存的基本结构是由三种可编程单
42、元和一个用于存放编程数据的静态存储器组成。放编程数据的静态存储器组成。n n三种可编程的单元三种可编程的单元n n可编程输入输出模块可编程输入输出模块IOB IOB(Input-Output Block)(Input-Output Block)n n可编程逻辑块可编程逻辑块CLB CLB(Configurable Logic Block)(Configurable Logic Block)n n可编程内部连线可编程内部连线PI PI(Programmable Interconnect)(Programmable Interconnect)及由及由PIPI组成的组成的编程开关矩阵编程开关矩阵PS
43、M PSM(Programmable Switch Matrix)(Programmable Switch Matrix)n n它们的工作状态全都由编程数据存储器它们的工作状态全都由编程数据存储器SRAMSRAM中的数中的数据设定。据设定。99XC2064介绍n nXC2064是Xilinx公司FPGA器件中结构比较简单的一种，它一共有56个可编程的I/O端，64个CLB。n n以XC2064为例，介绍FPGA的IOB和CLB电路结构和工作原理。100(1)可编程输入输出模块可编程输入输出模块 IOBn n分布分布在芯片的四周，提供外部封装引脚与内部信息的在芯片的四周，提供外部封装引脚与内部信
44、息的接口电路，通过编程该接口电路可将外部引脚分别组接口电路，通过编程该接口电路可将外部引脚分别组态为输入引脚、输出引脚及双向引脚，态为输入引脚、输出引脚及双向引脚，并具有控制并具有控制速速率、降低率、降低功耗等功能。功耗等功能。101IOB结构结构102FPGAN内部内部省略了地址输入端。实际上每个数据选择器都有相应的输入地址代码，这些代码都存放在FPGA内部的编程数据存储器中。输入输出控制输入输出控制n n 输出三态缓冲器的控制信号OE由MUX1给出。n nMUX1MUX1输出低电平时输出低电平时IOBIOB工作在输出状态，工作在输出状态，FPGAFPGA内内部产生的信号通过部产生的信号通过
45、G1G1送至送至I/OI/O端。端。n nMUX1MUX1输出高电平时输出高电平时G1G1为高阻态，为高阻态，IOBIOB工作在输入工作在输入状态，经由输入缓冲器状态，经由输入缓冲器G2G2输入。输入。103输入方式的选择输入方式的选择n nMUX2用于输入方式的选择n nMUX2MUX2的输出选中输入缓冲器的输出选中输入缓冲器G2G2的输出时，为异步的输出时，为异步输入方式，加到输入方式，加到I/OI/O端的输入信号直接通过端的输入信号直接通过G2G2，MUX2MUX2送往送往FPGAFPGA内部。内部。n nMUX2MUX2的输出选中触发器输出时，为同步输入方式的输出选中触发器输出时，为同
46、步输入方式,在同步输入方式下，必须等到时钟信号在同步输入方式下，必须等到时钟信号I/O CLK(I/O CLK(公公用的用的)到达后，加到到达后，加到I/OI/O端的输入信号才能经过端的输入信号才能经过MUX2MUX2送往内部电路。送往内部电路。n n输入缓冲器输入缓冲器G2G2的阈值电平是可编程的，既可设置为的阈值电平是可编程的，既可设置为TTLTTL电路的阈值电平电路的阈值电平(1.4V)(1.4V)，也可以设置为，也可以设置为(2.2V)(2.2V)。104（2）可编程逻辑块）可编程逻辑块CLB n nXC2064XC2064中有中有6464个个CLBCLB，排列，排列成成8888的的矩
47、阵矩阵，布置布置在器件在器件的的中央。中央。n n每个每个CLBCLB的电路中包含组合的电路中包含组合逻辑电路逻辑电路，存储电路，存储电路和由一和由一些数据选择器组成的内部些数据选择器组成的内部控控制电路。制电路。n n既既能实现组合逻辑电路，又能实现组合逻辑电路，又可实现时序逻辑电路可实现时序逻辑电路。105CLB结构结构106CLB组合逻辑电路组合逻辑电路n nCLBCLB组合逻辑电路部分是有组合逻辑电路部分是有4 4个输入端，两个输出端的个输入端，两个输出端的通用逻辑模块。通用逻辑模块。n n根据设计的需要可将组合逻辑电路部分设置成根据设计的需要可将组合逻辑电路部分设置成3 3种不种不同
48、的组态同的组态n n第一种组态可产生任何形式的第一种组态可产生任何形式的四四变量组合逻辑函数变量组合逻辑函数n n第二第二种组态可产生两个三变量的任何形式的组合逻辑函数种组态可产生两个三变量的任何形式的组合逻辑函数n n第三种组态可产生含有第三种组态可产生含有ABCDQABCDQ的五变量组合逻辑函数的五变量组合逻辑函数107查找表查找表LUTn n组合逻辑电路部分用查找表组合逻辑电路部分用查找表(Look-Up-Table:LUT)(Look-Up-Table:LUT)来实来实现逻辑功能。现逻辑功能。n nLUTLUT本质上就是一个本质上就是一个RAMRAM。每一个。每一个LUTLUT可以看成
49、一个可以看成一个有有4 4位地址线的位地址线的161161位的位的SRAMSRAM。n n当用户通过原理图或当用户通过原理图或HDLHDL语言描述了一个逻辑电路以语言描述了一个逻辑电路以后，后，PLD/FPGAPLD/FPGA开发软件会自动计算逻辑电路的所有开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入可能的结果，并把结果事先写入RAMRAM，这样，每输入，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容，然后输出即可。找出地址对应的内容，然后输出即可。108一个四输入与门的例子一个四输入与门的例子109
50、CLB存储电路存储电路n n只包含一个触发器(在XC3000 和XC4000系列的FPGA器件中，每个CLB中有两个触发器)。110触发器的异步置位信号由数据选择器MUX3给出，异步置位信号可以从输入变量A和组合电路输出F当中选择。异步清零信号由数据选择器MUX4给出，既可以选组合电路输出G作为异步清零信号，也可以选输入变量D作为异步清零信号。（3）可编程内部连线）可编程内部连线PIn n为了能将为了能将FPGAFPGA中数目很大的中数目很大的CLBCLB和和IOBIOB连结成各种复连结成各种复杂的系统，在布线区内布置了丰富的连线资源。杂的系统，在布线区内布置了丰富的连线资源。n nPIPI分