《高速PCB设计指南clij.docx》由会员分享，可在线阅读，更多相关《高速PCB设计指南clij.docx（104页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、高速PCCB设计计指南之之一第一篇 PCCB布线线在PCBB设计中中，布线线是完成成产品设设计的重重要步骤骤，可以以说前面面的准备备工作都都是为它它而做的的， 在在整个PPCB中中，以布布线的设设计过程程限定最最高，技技巧最细细、工作作量最大大。PCCB布线线有单面面布线、 双面布布线及多多层布线线。布线线的方式式也有两两种：自自动布线线及交互互式布线线，在自自动布线线之前， 可以用用交互式式预先对对要求比比较严格格的线进进行布线线，输入入端与输输出端的的边线应应避免相相邻平行行， 以以免产生生反射干干扰。必必要时应应加地线线隔离，两两相邻层层的布线线要互相相垂直，平平行容易易产生寄寄生耦合合
2、。 自动布布线的布布通率，依依赖于良良好的布布局，布布线规则则可以预预先设定定， 包包括走线线的弯曲曲次数、导导通孔的的数目、步步进的数数目等。一一般先进进行探索索式布经经线，快快速地把把短线连连通， 然后进进行迷宫宫式布线线，先把把要布的的连线进进行全局局的布线线路径优优化，它它可以根根据需要要断开已已布的线线。 并并试着重重新再布布线，以以改进总总体效果果。对对目前高高密度的的PCBB设计已已感觉到到贯通孔孔不太适适应了， 它浪费费了许多多宝贵的的布线通通道，为为解决这这一矛盾盾，出现现了盲孔孔和埋孔孔技术，它它不仅完完成了导导通孔的的作用， 还省出出许多布布线通道道使布线线过程完完成得更
3、更加方便便，更加加流畅，更更为完善善，PCCB 板板的设计计过程是是一个复复杂而又又简单的的过程，要要想很好好地掌握握它，还还需广大大电子工工程设计计人员去去自已体体会， 才能得得到其中中的真谛谛。 11 电源源、地线线的处理理既使使在整个个PCBB板中的的布线完完成得都都很好，但但由于电电源、 地线的的考虑不不周到而而引起的的干扰，会会使产品品的性能能下降，有有时甚至至影响到到产品的的成功率率。所以以对电、 地线的的布线要要认真对对待，把把电、地地线所产产生的噪噪音干扰扰降到最最低限度度，以保保证产品品的质量量。对对每个从从事电子子产品设设计的工工程人员员来说都都明白地地线与电电源线之之间噪
4、音音所产生生的原因因， 现现只对降降低式抑抑制噪音音作以表表述：（11）、众众所周知知的是在在电源、地地线之间间加上去去耦电容容。（22）、尽尽量加宽宽电源、地地线宽度度，最好好是地线线比电源源线宽，它它们的关关系是：地线电源线线信号号线，通通常信号号线宽为为：0.200.3mmm,最最经细宽宽度可达达0.00500.077mm,电源线线为1.222.5 mm 对数字字电路的的PCBB可用宽宽的地导导线组成成一个回回路, 即构成成一个地地网来使使用(模模拟电路路的地不不能这样样使用) （33）、用用大面积积铜层作作地线用用,在印印制板上上把没被被用上的的地方都都与地相相连接作作为地线线用。或或
5、是做成成多层板板，电源源，地线线各占用用一层。2 数字字电路与与模拟电电路的共共地处理理现在在有许多多PCBB不再是是单一功功能电路路（数字字或模拟拟电路），而而是由数数字电路路和模拟拟电路混混合构成成的。因因此在布布线时就就需要考考虑它们们之间互互相干扰扰问题，特特别是地地线上的的噪音干干扰。数字电电路的频频率高，模模拟电路路的敏感感度强，对对信号线线来说，高高频的信信号线尽尽可能远远离敏感感的模拟拟电路器器件，对对地线来来说，整整人PCCB对外外界只有有一个结结点，所所以必须须在PCCB内部部进行处处理数、模模共地的的问题，而而在板内内部数字字地和模模拟地实实际上是是分开的的它们之之间互不
6、不相连，只只是在PPCB与与外界连连接的接接口处（如如插头等等）。数数字地与与模拟地地有一点点短接，请请注意，只只有一个个连接点点。也有有在PCCB上不不共地的的，这由由系统设设计来决决定。33 信号号线布在在电（地地）层上上在多多层印制制板布线线时，由由于在信信号线层层没有布布完的线线剩下已已经不多多，再多多加层数数就会造造成浪费费也会给给生产增增加一定定的工作作量，成成本也相相应增加加了，为为解决这这个矛盾盾，可以以考虑在在电（地地）层上上进行布布线。首首先应考考虑用电电源层，其其次才是是地层。因因为最好好是保留留地层的的完整性性。4 大面面积导体体中连接接腿的处处理在在大面积积的接地地（
7、电）中中，常用用元器件件的腿与与其连接接，对连连接腿的的处理需需要进行行综合的的考虑，就就电气性性能而言言，元件件腿的焊焊盘与铜铜面满接接为好，但但对元件件的焊接接装配就就存在一一些不良良隐患如如：焊焊接需要要大功率率加热器器。容容易造成成虚焊点点。所以以兼顾电电气性能能与工艺艺需要，做做成十字字花焊盘盘，称之之为热隔隔离（hheatt shhielld）俗俗称热焊焊盘（TTherrmall），这这样，可可使在焊焊接时因因截面过过分散热热而产生生虚焊点点的可能能性大大大减少。多多层板的的接电（地地）层腿腿的处理理相同。5 布线中网络系统的作用在许多CAD系统中，布线是依据网络系统决定的。网格过
8、密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。6 设计规则检查（DRC）布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符
9、合印制板生产工艺的需求，一般检查有如下几个方面：（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。 （2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。 （3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。 （4）、模拟电路和数字电路部分，是否有各自独立的地线。 （5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。 （6）对一些不理想的线形进行修改。 （7）、在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸
10、是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。 （8）、多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。第二篇 PCCB布局局在设计中中，布局局是一个个重要的的环节。布布局结果果的好坏坏将直接接影响布布线的效效果，因因此可以以这样认认为，合合理的布布局是PPCB设设计成功功的第一一步。布局的的方式分分两种，一一种是交交互式布布局，另另一种是是自动布布局，一一般是在在自动布布局的基基础上用用交互式式布局进进行调整整，在布布局时还还可根据据走线的的情况对对门电路路进行再再分配，将将两个门门电路进进行交换换，使其其成为便便于布线线的最佳佳布局。在在布局完完成后，
11、还还可对设设计文件件及有关关信息进进行返回回标注于于原理图图，使得得PCBB板中的的有关信信息与原原理图相相一致，以以便在今今后的建建档、更更改设计计能同步步起来, 同时时对模拟拟的有关关信息进进行更新新，使得得能对电电路的电电气性能能及功能能进行板板级验证证。-考虑整整体美观观一个产产品的成成功与否否，一是是要注重重内在质质量，二二是兼顾顾整体的的美观，两两者都较较完美才才能认为为该产品品是成功功的。在在一个PPCB板板上，元元件的布布局要求求要均衡衡，疏密密有序，不不能头重重脚轻或或一头沉沉。-布局的的检查 印制板板尺寸是是否与加加工图纸纸尺寸相相符？能能否符合合PCBB制造工工艺要求求？
12、有无无定位标标记？ 元件在在二维、三三维空间间上有无无冲突？ 元件件布局是是否疏密密有序，排排列整齐齐？是否否全部布布完？ 需经常常更换的的元件能能否方便便的更换换？插件件板插入入设备是是否方便便？ 热热敏元件件与发热热元件之之间是否否有适当当的距离离？ 调调整可调调元件是是否方便便？ 在在需要散散热的地地方，装装了散热热器没有有？空气气流是否否通畅？ 信号号流程是是否顺畅畅且互连连最短？ 插头头、插座座等与机机械设计计是否矛矛盾？ 线路的的干扰问问题是否否有所考考虑？第三篇 高速速PCBB设计（一）、电电子系统统设计所所面临的的挑战随着着系统设设计复杂杂性和集集成度的的大规模模提高，电电子系
13、统统设计师师们正在在从事1100MMHZ以以上的电电路设计计，总线线的工作作频率也也已经达达到或者者超过550MHHZ，有有的甚至至超过1100MMHZ。目目前约550% 的设计计的时钟钟频率超超过500MHzz，将近近20% 的设设计主频频超过1120MMHz。当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。（二）、什么是高速电路通常认为如果数字逻辑电路的
14、频率达到或者超过45MHZ50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说），就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信
15、号很强，叠加的波形就有可能会改变逻辑状态。（三）、高速信号的确定上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间？ 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。 设Tr 为信号上升时间， Tpd 为信号线传播延时。如果Tr4Tpd，信
16、号落在安全区域。如果2TpdTr4Tpd，信号落在不确定区域。如果Tr2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。 （四）、什么是传输线PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，
17、这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。（五）、传传输线效效应基于于上述定定义的传传输线模模型，归归纳起来来，传输输线会对对整个电电路设计计带来以以下效应应。 反射信信号Reefleecteed ssignnalss 延延时和时时序错误误Dellay & TTimiing errrorss 多多次跨越越逻辑电电平门限限错误FFalsse SSwittchiing 过冲冲与下冲冲Oveershhoott/Unnderrshooot 串扰扰Indduceed NN
18、oisse (or croossttalkk) 电磁辐辐射EMMI rradiiatiion55.1 反射信信号如果一一根走线线没有被被正确终终结(终终端匹配配)，那那么来自自于驱动动端的信信号脉冲冲在接收收端被反反射，从从而引发发不预期期效应，使使信号轮轮廓失真真。当失失真变形形非常显显著时可可导致多多种错误误，引起起设计失失败。同同时，失失真变形形的信号号对噪声声的敏感感性增加加了，也也会引起起设计失失败。如如果上述述情况没没有被足足够考虑虑，EMMI将显显著增加加，这就就不单单单影响自自身设计计结果，还还会造成成整个系系统的失失败。反反射信号号产生的的主要原原因：过过长的走走线；未未被匹
19、配配终结的的传输线线，过量量电容或或电感以以及阻抗抗失配。 5.2 延时和和时序错错误信号延延时和时时序错误误表现为为：信号号在逻辑辑电平的的高与低低门限之之间变化化时保持持一段时时间信号号不跳变变。过多多的信号号延时可可能导致致时序错错误和器器件功能能的混乱乱。通常在在有多个个接收端端时会出出现问题题。电路路设计师师必须确确定最坏坏情况下下的时间间延时以以确保设设计的正正确性。信信号延时时产生的的原因：驱动过过载，走走线过长长。5.33 多次次跨越逻逻辑电平平门限错错误信号号在跳变变的过程程中可能能多次跨跨越逻辑辑电平门门限从而而导致这这一类型型的错误误。多次次跨越逻逻辑电平平门限错错误是信
20、信号振荡荡的一种种特殊的的形式，即即信号的的振荡发发生在逻逻辑电平平门限附附近，多多次跨越越逻辑电电平门限限会导致致逻辑功功能紊乱乱。反射射信号产产生的原原因：过过长的走走线，未未被终结结的传输输线，过过量电容容或电感感以及阻阻抗失配配。5.44 过冲冲与下冲冲 过冲冲与下冲冲来源于于走线过过长或者者信号变变化太快快两方面面的原因因。虽然然大多数数元件接接收端有有输入保保护二极极管保护护，但有有时这些些过冲电电平会远远远超过过元件电电源电压压范围，损损坏元器器件。 5.55 串扰扰串串扰表现现为在一一根信号号线上有有信号通通过时，在在PCBB板上与与之相邻邻的信号号线上就就会感应应出相关关的信
21、号号，我们们称之为为串扰。信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。5.6 电磁辐射EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用
22、性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。（六）、避避免传输输线效应应的方法法针对上上述传输输线问题题所引入入的影响响，我们们从以下下几方面面谈谈控控制这些些影响的的方法。6.1 严格控制关键网线的走线长度如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布
23、线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。6.2 合理规划走线的拓扑结构解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊
24、花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay = Trt *0.1.例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和
25、终端匹配电阻值。在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT,
26、HCT, FAST)。此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成PCB走线终结匹配失效，成为潜在的失败因素。6.3 抑止电磁干扰的方法很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB
27、板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路板的最外层信号的密度最小也是减少电磁辐射的好方法，这种方法可采用表面积层技术Build-up设计制做PCB来实现。表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低 PCB的体积。PCB 面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；同时小体积特征意味着高密度引脚封装器件可以被使用，这又使得连线长度下降，从而电流回路减小，提高电磁兼容特性
28、。6.4 其它可采用技术为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时，其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容，而有的器件要求去耦电容距器件的距离要足够的小。任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。如果没有电源层，那么长的电源连线会在信号和回路间形成环路，成为辐射源和易感应电路。走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效
29、应(线天线和环形天线)。天线对外产生EMI辐射，同时自身也是敏感电路。闭环是一个必须考虑的问题，因为它产生的辐射与闭环面积近似成正比。结束语高速电路设计是一个非常复杂的设计过程，ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外，在进行高速电路设计时有多个因素需要加以考虑，这些因素有时互相对立。如高速器件布局时位置靠近，虽可以减少延时，但可能产生串扰和显著的热效应。因此在设计中，需权衡各因素，做出全面的折衷考虑；既满足设计要求，又降低设计复杂
30、度。高速PCB设计手段的采用构成了设计过程的可控性，只有可控的，才是可靠的，也才能是成功的！高速PCCB设计计指南之之二第一篇 高密密度(HHD)电电路的设设计本文文介绍，许许多人把把芯片规规模的封封装看作作是由便便携式电电子产品品所需的的空间限限制的一一个可行行的解决决方案，它它同时满满足这些些产品更更高功能能与性能能的要求求。为便便携式产产品的高高密度电电路设计计应该为为装配工工艺着想想。当为今今天价值值推动的的市场开开发电子子产品时时，性能能与可靠靠性是最最优先考考虑的。为为了在这这个市场场上竞争争，开发发者还必必须注重重装配的的效率，因因为这样样可以控控制制造造成本。电电子产品品的技术
31、术进步和和不断增增长的复复杂性正正产生对对更高密密度电路路制造方方法的需需求。当当设计要要求表面面贴装、密密间距和和向量封封装的集集成电路路时，可可能要求求具有较较细的线线宽和较较密间隔隔的更高高密度电电路板。可可是，展展望未来来，一些些已经在在供应微微型旁路路孔、序序列组装装电路板板的公司司正大量量投资来来扩大能能力。这这些公司司认识到到便携式式电子产产品对更更小封装装的目前前趋势。单单是通信信与个人人计算产产品工业业就足以以领导全全球的市市场。高密密度电子子产品的的开发者者越来越越受到几几个因素素的挑战战：物理理复杂元元件上更更密的引引脚间隔隔、财力力贴装必必须很精精密、和环环境许多塑塑料
32、封装装吸潮，造造成装配配处理期期间的破破裂。物理理因素也也包括安安装工艺艺的复杂杂性与最最终产品品的可靠靠性。进进一步的的财政决决定必须须考虑产产品将如如何制造造和装配配设备效效率。较较脆弱的的引脚元元件，如如与与引脚间间距的 ，可能能在维护护一个持持续的装装配工艺艺合格率率方面向向装配专专家提出出一个挑挑战。最最成功的的开发计计划是那那些已经经实行工工艺认证证的电路路板设计计指引和和工艺认认证的焊焊盘几何何形状。在环境上，焊盘几何形状可能不同，它基于所用的安装电子零件的焊接类型。可能的时候，焊盘形状应该以一种对使用的安装工艺透明的方式来定义。不管零件是安装在板的一面或两面、经受波峰、回流或其
33、它焊接，焊盘与零件尺寸应该优化，以保证适当的焊接点与检查标准。虽然焊盘图案是在尺寸上定义的，并且因为它是印制板电路几何形状的一部分，它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制。生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关。1、焊盘盘的要求求国国际电子子技术委委员会 的标准认认识到对对焊接圆圆角或焊焊盘凸起起条件的的不同目目标的需需要。这这个新的的国际标标准确认认两个为为开发焊焊盘形状状提供信信息的基基本方法法：)基于工工业元件件规格、电电路板制制造和元元件贴装装精度能能力的准准确资料料。这些些焊盘形形状局限限于一个个特定的的元件，有有一个标标识焊盘盘形
34、状的的编号。)一些方程式可用来改变给定的信息，以达到一个更稳健的焊接连接，这是用于一些特殊的情况，在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别。该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况。除非另外标明，这个标准将所有三中“希望目标”标记为一级、二级或三级。一级：最大 用于低密度产品应用，“最大”焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件。为这些元件以及向内的型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口。二级：中等 具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状。与标准焊盘几
35、何形状非常相似，为所有元件类型配置的中等焊盘将为回流焊接工艺提供一个稳健的焊接条件，并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件。三级：最小 具有高元件密度的产品通常是便携式产品应用可以考虑“最小”焊盘几何形状。最小焊盘几何形状的选择可能不适合于所有的产品。在采用最小的焊盘形状之前，使用这应该考虑产品的限制条件，基于表格中所示的条件进行试验。在中所提供的以及在中所配置的焊盘几何形状应该接纳元件公差和工艺变量。虽然在标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面，但是一些公司已经表示了对采用最小焊盘几何形状的需要，以用于便携式电子产品和其它独特的高密度应用。国际焊
36、盘标准()了解到更高零件密度应用的要求，并提供用于特殊产品类型的焊盘几何形状的信息。这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差，以保证适当焊接圆角的足够区域，也允许对这些焊接点的检查、测试和返工。图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的：最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级)。图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用焊盘特性 最大一级 中等二级 最小三级脚趾-焊盘突出 0.6 0.4 0.2脚跟-焊盘突出 0.0 0.0 0.0侧面-焊盘突出 0.1 0.0 0.0开井余量 0.5 0.25 0.05圆整因素
37、 最近0.5 最近0.05 最近0.05表一、矩形与方形端的元件(陶瓷电容与电阻) (单位:mm)焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差平方和。如图二所示，最小的焊接点或焊盘突出是随着公差变量而增加的（表二）。图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用焊盘特性 最大一级 中等二级 最小三级脚趾-焊盘突出 0.8 0.5 0.2脚跟-焊盘突出 0.5 0.35 0.2侧面-焊盘突出 0.05 0.05 0.03开井余量 0.5 0.25 0.05圆整因素 最近0.5 最近0.05 最近0.05表二、平带L形与翅形引脚(大于0.625mm的
38、间距) (单位:mm)如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件，那么分析中的个别元素可以改变到新的所希望的尺寸条件。这包括元件、板或贴装精度的扩散，以及最小的焊接点或焊盘突出的期望（表，和）。用于焊盘的轮廓公差方法的方式与元件的类似。所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形。单向公差是要减小焊盘尺寸，因此得当焊接点形成的较小区域。为了使开孔的尺寸标注系统容易，焊盘是跨过内外极限标注尺寸的。在这个标准中，尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸。当焊盘在其最大尺寸时，结果可能是最小可接受的焊盘之间的间隔；相反，当焊盘在其最小尺寸时
39、，结果可能是最小的可接受焊盘，需要达到可靠的焊接点。这些极限允许判断焊盘通过不通过的条件。假设焊盘几何形状是正确的，并且电路结构的最终都满足所有规定标准，焊接缺陷应该可以减少；尽管如此，焊接缺陷还可能由于材料与工艺变量而发生。为密间距开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟，以及在元件封装特征上允许最大与最小或至少的材料条件。表三、J形引脚 (单位:mm)焊盘特性 最大一级 中等二级 最小三级脚趾-焊盘突出 0.2 0.2 0.2脚跟-焊盘突出 0.8 0.6 0.4侧面-焊盘突出 0.1 0.05 0.0开井余量 1.5 0.8 0.2圆整因素 最近0.5 最近0.0
40、5 最近0.05表四、圆柱形端子（MELF） (单位:mm)焊盘特性 最大一级 中等二级 最小三级脚趾-焊盘突出 1.0 0.4 0.2脚跟-焊盘突出 0.2 0.1 0.0侧面-焊盘突出 0.2 0.1 0.0开井余量 0.2 0.25 0.25圆整因素 最近0.5 最近0.05 最近0.05表五、只有底面的端子 (单位:mm)焊盘特性 最大一级 中等二级 最小三级脚趾-焊盘突出 0.2 0.1 0脚跟-焊盘突出 0.2 0.1 0侧面-焊盘突出 0.2 0.1 0开井余量 0.25 0.1 0.05圆整因素 最近0.5 最近0.05 最近0.05表六、内向L形带状引脚 (单位:mm)焊盘特
41、性 最大一级 中等二级 最小三级脚趾-焊盘突出 0.1 0.1 0.0脚跟-焊盘突出 1.0 0.5 0.2侧面-焊盘突出 0.1 0.1 0.1开井余量 0.5 0.25 0.05圆整因素 最近0.5 最近0.05 最近0.052、BGA与CAP封装已经发展到满足现在的焊接安装技术。塑料与陶瓷元件具有相对广泛的接触间距（，和），而相对而言，芯片规模的栅格间距为，和。与密间距元件两者相对于密间距引脚框架封装的都不容易损坏，并且标准允许选择性地减少接触点，以满足特殊的输入输出（）要求。当为元件建立接触点布局和引线排列时，封装开发者必须考虑芯片设计以及芯片块的尺寸和形状。在技术引线排列时的另一个要
42、面对的问题是芯片的方向芯片模块的焊盘向上或向下。芯片模块“面朝上”的结构通常是当供应商正在使用（）（内插器）技术时才采用的。元件构造，以及在其制造中使用的材料结合，不在这个工业标准与指引中定义。每一个制造商都将企图将其特殊的结构胜任用户所定义的应用。例如消费产品可能有一个相对良好的工作环境，而工业或汽车应用的产品经常必须运行在更大的压力条件下。取决于制造所选择材料的物理特性，可能要使用到倒装芯片或引线接合技术。因为芯片安装结构是刚性材料，芯片模块安装座一般以导体定中心，信号从芯片模块焊盘走入接触球的排列矩阵。 在该文件中详细叙述的栅格阵列封装外形在的出版物中提供。方形，定义一种较小的矩形塑料元
43、件类别，接触点间隔为。该矩阵元件的总的外形规格允许很大的灵活性，如引脚间隔、接触点矩阵布局与构造。定义各种塑料封装的。方形轮廓覆盖的尺寸从，三种接触点间隔 ，和。球接触点可以单一的形式分布，行与列排列有双数或单数。虽然排列必须保持对整个封装外形的对称，但是各元件制造商允许在某区域内减少接触点的位置。3、芯片规模的BGA变量 针对“密间距”和“真正芯片大小”的封装，最近开发的指引提出许多物理属性，并为封装供应商提供“变量”形式的灵活性。批准的第一份对密间距元件类别的文件是注册外形，具有基本间距接触点排列的统一方形封装系列。封装尺寸范围从，总的高度(定义为“薄的轮廓”)限制到从贴装表面最大为。下面
44、的例子代表为将来的标准考虑的一些其它变量。球间距与球尺寸将也会影响电路布线效率。许多公司已经选择对较低数的不采用间距。较大的球间距可能减轻最终用户对更复杂的印刷电路板()技术的需求。的接触点排列间隔是推荐最小的。接触点直径规定为，公差范围为最小、最大。可是大多数采用间距的应用将依靠电路的次表面布线。直径上小至的焊盘之间的间隔宽度只够连接一根（）宽度的电路。将许多多余的电源和接地触点分布到矩阵的周围，这样将提供对排列矩阵的有限渗透。这些较高数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔()技术。4、考虑封装技术元件的环境与电气性能可能是与封装尺寸一样重要的问题。用于高密度、高应用的封装
45、技术首先必须满足环境标准。例如，那些使用刚性内插器()结构的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形。元件四周的引线接合座之间的互连必须流向内面。* 封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力。 使用一种高级的聚酰胺薄膜作为其基体结构，并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连。依顺材料的独特结合使元件能够忍受极端恶劣的环境。这种封装已经由一些主要的制造商用来满足具有广泛运作环境的应用。超过家主要的制造商和封装服务提供商已经采用了封装。定义为“面朝下”的封装，元件外形密切配合芯片模块的外形，芯片上的铝接合焊盘放于朝向球接触点和表面的位置。这种结构在工业中有最广泛的认同，因为其建立的基础结构和无比的可靠性。封装的材料与引脚设计的独特系统是在物理上顺应的，补偿了硅芯片与结构的温度膨胀系统的较大差别。5、安装座计划推荐给元件的安装座或焊盘的几何形状通常是圆形的，可以调节直径来满足接触点间隔和尺寸的变化。焊盘直径应该不大于封装上接触点或球的直径，经常比球接触点规定的正常直径小。在最后确定焊盘排列与几何形状之前，参