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1、高速PCB设计指南高速PCCB设计计指南之之二第一篇 高密密度(HHD)电电路的设设计本文文介绍，许许多人把把芯片规规模的封封装看作作是由便便携式电电子产品品所需的的空间限限制的一一个可行行的解决决方案，它它同时满满足这些些产品更更高功能能与性能能的要求求。为便便携式产产品的高高密度电电路设计计应该为为装配工工艺着想想。当为今今天价值值推动的的市场开开发电子子产品时时，性能能与可靠靠性是最最优先考考虑的。为为了在这这个市场场上竞争争，开发发者还必必须注重重装配的的效率，因因为这样样可以控控制制造造成本。电电子产品品的技术术进步和和不断增增长的复复杂性正正产生对对更高密密度电路路制造方方法的需需
2、求。当当设计要要求表面面贴装、密密间距和和向量封封装的集集成电路路时，可可能要求求具有较较细的线线宽和较较密间隔隔的更高高密度电电路板。可可是，展展望未来来，一些些已经在在供应微微型旁路路孔、序序列组装装电路板板的公司司正大量量投资来来扩大能能力。这这些公司司认识到到便携式式电子产产品对更更小封装装的目前前趋势。单单是通信信与个人人计算产产品工业业就足以以领导全全球的市市场。高密密度电子子产品的的开发者者越来越越受到几几个因素素的挑战战：物理理复杂杂元件上上更密的的引脚间间隔、财财力贴贴装必须须很精密密、和和环境许多塑塑料封装装吸潮，造造成装配配处理期期间的破破裂。物物理因素素也包括括安装工工
3、艺的复复杂性与与最终产产品的可可靠性。进进一步的的财政决决定必须须考虑产产品将如如何制造造和装配配设备效效率。较较脆弱的的引脚元元件，如如与与引引脚间距距的 ，可可能在维维护一个个持续的的装配工工艺合格格率方面面向装配配专家提提出一个个挑战。最最成功的的开发计计划是那那些已经经实行工工艺认证证的电路路板设计计指引和和工艺认认证的焊焊盘几何何形状。在环境上，焊盘几何形状可能不同，它基于所用的安装电子零件的焊接类型。可能的时候，焊盘形状应该以一种对使用的安装工艺透明的方式来定义。不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接，焊盘与零件尺寸应该优化，以保证适当的焊接点与检查标准。虽然焊盘
4、图案是在尺寸上定义的，并且因为它是印制板电路几何形状的一部分，它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制。生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关。 1、焊盘盘的要求求 国际电电子技术术委员会会 的的标标准认识识到对焊焊接圆角角或焊盘盘凸起条条件的不不同目标标的需要要。这个个新的国国际标准准确认两两个为开开发焊盘盘形状提提供信息息的基本本方法：)基基于工业业元件规规格、电电路板制制造和元元件贴装装精度能能力的准准确资料料。这些些焊盘形形状局限限于一个个特定的的元件，有有一个标标识焊盘盘形状的的编号。)一些方程式可用来改变给定的信息，以达到一个更稳健
5、的焊接连接，这是用于一些特殊的情况，在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别。该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况。除非另外标明，这个标准将所有三中“希望目标”标记为一级、二级或三级。一级：最大 用于低密度产品应用，“最大”焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件。为这些元件以及向内的型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口。二级：中等 具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状。与标准焊盘几何形状非常相似，为所有元件类型配置的中等焊盘将为回流焊接工艺提
6、供一个稳健的焊接条件，并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件。三级：最小 具有高元件密度的产品通常是便携式产品应用可以考虑“最小”焊盘几何形状。最小焊盘几何形状的选择可能不适合于所有的产品。在采用最小的焊盘形状之前，使用这应该考虑产品的限制条件，基于表格中所示的条件进行试验。 在中所提供的以及在中所配置的焊盘几何形状应该接纳元件公差和工艺变量。虽然在标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面，但是一些公司已经表示了对采用最小焊盘几何形状的需要，以用于便携式电子产品和其它独特的高密度应用。国际焊盘标准()了解到更高零件密度应用的要求，并提供用于特殊产品类
7、型的焊盘几何形状的信息。这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差，以保证适当焊接圆角的足够区域，也允许对这些焊接点的检查、测试和返工。图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的：最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级)。 图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用 焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.6 0.4 0.2 脚跟-焊盘突出 0.0 0.0 0.0 侧面-焊盘突出 0.1 0.0 0.0 开井余量 0.5 0.25 0.05 圆整因素 最近0.5 最近0.05 最近0.05 表一
8、、矩形与方形端的元件(陶瓷电容与电阻) (单位:mm) 焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差平方和。如图二所示，最小的焊接点或焊盘突出是随着公差变量而增加的（表二）。 图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用 焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.8 0.5 0.2 脚跟-焊盘突出 0.5 0.35 0.2 侧面-焊盘突出 0.05 0.05 0.03 开井余量 0.5 0.25 0.05 圆整因素 最近0.5 最近0.05 最近0.05 表二、平带L形与翅形引脚(大于0.625mm的间距) (单位:mm) 如
9、果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件，那么分析中的个别元素可以改变到新的所希望的尺寸条件。这包括元件、板或贴装精度的扩散，以及最小的焊接点或焊盘突出的期望（表，和）。 用于焊盘的轮廓公差方法的方式与元件的类似。所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形。单向公差是要减小焊盘尺寸，因此得当焊接点形成的较小区域。为了使开孔的尺寸标注系统容易，焊盘是跨过内外极限标注尺寸的。在这个标准中，尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸。当焊盘在其最大尺寸时，结果可能是最小可接受的焊盘之间的间隔；相反，当焊盘在其最小尺寸时，结果可能是最小的可接
10、受焊盘，需要达到可靠的焊接点。这些极限允许判断焊盘通过不通过的条件。假设焊盘几何形状是正确的，并且电路结构的最终都满足所有规定标准，焊接缺陷应该可以减少；尽管如此，焊接缺陷还可能由于材料与工艺变量而发生。为密间距 开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟，以及在元件封装特征上允许最大与最小或至少的材料条件。 表三、J形引脚 (单位:mm)焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.2 0.2 0.2 脚跟-焊盘突出 0.8 0.6 0.4 侧面-焊盘突出 0.1 0.05 0.0 开井余量 1.5 0.8 0.2 圆整因素 最近0.5 最近0.05 最近
11、0.05 表四、圆柱形端子（MELF） (单位:mm)焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 1.0 0.4 0.2 脚跟-焊盘突出 0.2 0.1 0.0 侧面-焊盘突出 0.2 0.1 0.0 开井余量 0.2 0.25 0.25 圆整因素 最近0.5 最近0.05 最近0.05 表五、只有底面的端子 (单位:mm)焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.2 0.1 0 脚跟-焊盘突出 0.2 0.1 0 侧面-焊盘突出 0.2 0.1 0 开井余量 0.25 0.1 0.05 圆整因素 最近0.5 最近0.05 最近0.05 表六、内向L形带状引脚 (
12、单位:mm)焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.1 0.1 0.0 脚跟-焊盘突出 1.0 0.5 0.2 侧面-焊盘突出 0.1 0.1 0.1 开井余量 0.5 0.25 0.05 圆整因素 最近0.5 最近0.05 最近0.05 2、BGA与CAP 封装已经发展到满足现在的焊接安装技术。塑料与陶瓷元件具有相对广泛的接触间距（，和），而相对而言，芯片规模的栅格间距为，和。与密间距元件两者相对于密间距引脚框架封装的都不容易损坏，并且标准允许选择性地减少接触点，以满足特殊的输入输出（）要求。当为元件建立接触点布局和引线排列时，封装开发者必须考虑芯片设计以及芯片块的尺寸和
13、形状。在技术引线排列时的另一个要面对的问题是芯片的方向芯片模块的焊盘向上或向下。芯片模块“面朝上”的结构通常是当供应商正在使用（）（内插器）技术时才采用的。 元件构造，以及在其制造中使用的材料结合，不在这个工业标准与指引中定义。每一个制造商都将企图将其特殊的结构胜任用户所定义的应用。例如消费产品可能有一个相对良好的工作环境，而工业或汽车应用的产品经常必须运行在更大的压力条件下。取决于制造所选择材料的物理特性，可能要使用到倒装芯片或引线接合技术。因为芯片安装结构是刚性材料，芯片模块安装座一般以导体定中心，信号从芯片模块焊盘走入接触球的排列矩阵。 在该文件中详细叙述的栅格阵列封装外形在的出版物中提
14、供。方形， 定义一种较小的矩形塑料元件类别，接触点间隔为。该矩阵元件的总的外形规格允许很大的灵活性，如引脚间隔、接触点矩阵布局与构造。 定义各种塑料封装的。方形轮廓覆盖的尺寸从，三种接触点间隔 ，和。 球接触点可以单一的形式分布，行与列排列有双数或单数。虽然排列必须保持对整个封装外形的对称，但是各元件制造商允许在某区域内减少接触点的位置。 3、芯片规模的BGA变量 针对“密间距”和“真正芯片大小”的封装，最近开发的 指引提出许多物理属性，并为封装供应商提供“变量”形式的灵活性。 批准的第一份对密间距元件类别的文件是注册外形，具有基本间距接触点排列的统一方形封装系列。 封装尺寸范围从，总的高度(
15、定义为“薄的轮廓”)限制到从贴装表面最大为。下面的例子代表为将来的标准考虑的一些其它变量。 球间距与球尺寸将也会影响电路布线效率。许多公司已经选择对较低数的不采用间距。较大的球间距可能减轻最终用户对更复杂的印刷电路板()技术的需求。 的接触点排列间隔是推荐最小的。接触点直径规定为，公差范围为最小、最大。可是大多数采用间距的应用将依靠电路的次表面布线。直径上小至的焊盘之间的间隔宽度只够连接一根（）宽度的电路。将许多多余的电源和接地触点分布到矩阵的周围，这样将提供对排列矩阵的有限渗透。这些较高数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔()技术。 4、考虑封装技术 元件的环境与电气性能
16、可能是与封装尺寸一样重要的问题。用于高密度、高应用的封装技术首先必须满足环境标准。例如，那些使用刚性内插器()结构的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形。元件四周的引线接合座之间的互连必须流向内面。* 封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力。 使用一种高级的聚酰胺薄膜作为其基体结构，并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连。依顺材料的独特结合使元件能够忍受极端恶劣的环境。这种封装已经由一些主要的制造商用来满足具有广泛运作环境的应用。 超过家主要的制造商和封装服务提供商已经采用了封装。定义为“面朝下”的封装，元件外形
17、密切配合芯片模块的外形，芯片上的铝接合焊盘放于朝向球接触点和表面的位置。这种结构在工业中有最广泛的认同，因为其建立的基础结构和无比的可靠性。封装的材料与引脚设计的独特系统是在物理上顺应的，补偿了硅芯片与结构的温度膨胀系统的较大差别。 5、安装座计划 推荐给元件的安装座或焊盘的几何形状通常是圆形的，可以调节直径来满足接触点间隔和尺寸的变化。焊盘直径应该不大于封装上接触点或球的直径，经常比球接触点规定的正常直径小。在最后确定焊盘排列与几何形状之前，参考第节或制造商的规格。 有两种方法用来定义安装座：定义焊盘或铜，定义阻焊，如图三所示。图三、的焊盘可以通过化学腐蚀的图案来界定，无阻焊层或有阻焊层叠加
18、在焊盘圆周上（阻焊层界定） 铜定义焊盘图形 通过腐蚀的铜界定焊盘图形。阻焊间隔应该最小离腐蚀的铜焊盘。对要求间隔小于所推荐值的应用，咨询印制板供应商。阻焊定义焊盘图形 如果使用阻焊界定的图形，相应地调整焊盘直径，以保证阻焊的覆盖。元件上的焊盘间隔活间距是“基本的”，因此是不累积的；可是，贴装精度和制造公差必须考虑。如前面所说的，的焊盘一般是圆形的、阻焊界定或腐蚀阻焊脱离焊盘界定的。虽然较大间距的将接纳电路走线的焊盘之间的间隔，较高的元件将依靠电镀旁路孔来将电路走到次表面层。表七所示的焊盘几何形状推荐一个与名义标准接触点或球的直径相等或稍小的直径。 表七、 BGA元件安装的焊盘图形接触点间距（基
19、本的） 标准球直径 焊盘直径 (mm) 最小 名义 最大 最小 - 最大 0.05 0.25 0.30 0.35 0.25-0.30 0.65 0.25 0.30 0.35 0.25-0.30 0.65 0.35 0.40 0.45 0.35-0.40 0.80 0.25 0.30 0.35 0.25-0.30 0.80 0.35 0.40 0.45 0.35-0.40 0.80 0.45 0.50 0.55 0.40-0.50 1.00 0.55 0.60 0.65 0.50-0.60 1.27 0.70 0.75 0.80 0.60-0.70 1.50 0.70 0.75 0.80 0.6
20、0-0.70 有些公司企图为所有密间距的应用维持一个不变的接触点直径。可是，因为一些与接触点间距的元件制造商允许随意的球与接触点直径的变化，设计者应该在制定焊盘直径之前参考专门的供应商规格。较大的球与焊盘的直径可能限制较高元件的电路布线。一些元件类型的焊盘几何形状可能不允许宽度足够容纳不止一条或两条电路的间隔。例如，间距的将不允许甚至一条大于或的电路。那些采用密间距封装变量的可能发现焊盘中的旁路孔(微型旁路孔)更加实际，特别如果元件密度高，必须减少电路布线。 6、装配工艺效率所要求的特征 为了采纳对密间距表面贴装元件()的模板的精确定位，要求一些视觉或摄像机帮助的对中方法。全局定位基准点是用于
21、准确的锡膏印刷的模板定位和在精确的贴装中作为参考点。模板印刷机的摄相机系统自动将板对准模板，达到准确的锡膏转移。对于那些使用模板到电路板的自动视觉对中的系统，电路板的设计者必须在焊盘层的设计文件中提供至少两个全局基准点（图四）。在组合板的每一个装配单元内也必须提供局部基准点目标，以帮助自动元件贴装。另外，对于每一个密间距、和高密间距元件，通常提供一或两个目标。 在所有位置推荐使用一个基准点的尺寸。虽然形状和尺寸可以对不同的应用分别对待，但是大多数设备制造商都认同（）直径的实心点。该点必须没有阻焊层，以保证摄相机可以快速识别。除了基准点目标外，电路板必须包含一些定位孔，用于二次装配有关的操作。组
22、合板应该提供两或三个定位孔，每个电路板报单元提供至少两个定位孔。通常，装配专家规定尺寸（是常见的），应该指定无电镀孔。至于在锡膏印刷模板夹具上提供的基准点，一些系统检测模板的定面，而另一些则检测底面。模板上的全局基准点只是半腐蚀在模板的表面，用黑树脂颜料填充。 7、指定表面最终涂层 为元件的安装选择专门类型的表面最终涂镀方法可以提高装配工艺的效率，但是也可能影响的制造成本。在铜箔上电镀锡或锡铅合金作为抗腐蚀层是非常常见的制造方法。选择性地去掉铜箔的减去法化学腐蚀继续在工业广泛使用。因为锡铅导线当暴露在温度以上时变成液体，所以大多数使用回流焊接技术的表面贴装板都指定裸铜上的阻焊层(, )来保持阻
23、焊材料下一个平坦均匀的表面。当处理板时，锡或锡铅是化学剥离的，只留下铜导体和没有电镀的元件安装座。铜导体用环氧树脂或聚合物阻焊层涂盖，以防止对焊接有关工艺的暴露。虽然电路导线有阻焊层覆盖，设计者还必须为那些不被阻焊层覆盖的部分元件安装座指定表面涂层。下面的例子是广泛使用在制造工业的合金电镀典型方法。通常要求预处理安装座的应用是超密间距元件。例如，( )元件可能具有小于的引脚间距。通过在这些座上提供的锡铅合金，装配专家可以上少量的助焊剂、贴装零件和使用加热棒、热风、激光或软束线光源来回流焊接该元件。在特殊的安装座上选择性地电镀或保留锡铅合金将适用于超密间距封装的回流焊接。使用热风均匀法，锡铅在上
24、阻焊层之后涂镀在电路板上。该工艺是，电镀的板经过清洗、上助焊剂和浸入熔化的焊锡中，当合金还是液体状态的时候，多余的材料被吹离表面，留下合金覆盖的表面。热风焊锡均匀( )电镀工艺广泛使用，一般适合于回流焊接装配工艺；可是，焊锡量与平整度的不一致可能不适合于使用密间距元件的电路板。密间距的、和元件要求非常均匀和平整的表面涂层。作为控制在密间距元件的安装座上均匀锡膏量的方法，表面必须尽可能地平整。为了保证平整度，许多公司在铜箔上使用镍合金，接着一层很薄的金合金涂层，来去掉氧化物。在阻焊涂层工艺之后，在暴露的裸铜上使用无电镀镍金。用这个工艺，制造商通常将使用锡铅电镀图案作为抗腐蚀层，在腐蚀之后剥离锡铅
25、合金，但是不是对暴露的安装座和孔施用焊锡合金，而是电路板浸镀镍金合金。按照标准印制板设计的通用标准，推荐的无电镀镍厚度是(至少)，而推荐的浸金厚度为。有关金的合金与焊接工艺的一句话忠告：如果金涂层厚度超过（），那么金对锡铅比率可能引起最终焊接点的脆弱。脆弱将造成温度循环中的过分开裂或装配后的板可能暴露到的其它物理应力。 8、合金电镀替代方案 在上阻焊层之后给板增加焊锡合金是有成本代价的，并且给基板遭受极大的应力条件。例如用锡铅涂层，板插入熔化的焊锡中，然后抽出和用强风将多余的锡铅材料去掉。温度冲击可能导致基板结构的脱层、损坏电镀孔和可能影响长期可靠性的缺陷。 涂镀，虽然应力较小，但不是所有电路
26、板制造商都有的一种技术。作为对电镀的另一种选择，许多公司已经找到成功的、有经济优势的和平整的安装表面的方法，这就是有机保护层或在裸铜上与上助焊剂涂层。 作为阻止裸铜安装座和旁通孔测试焊盘上氧化增长的一个方法，将一种特殊的保护剂或阻化剂涂层应用到板上。诸如苯并三唑（）和咪唑（）这些有机氮涂层材料被用来取代上面所描述的合金表面涂层，可从几个渠道购买到，不同的商标名称。在北美洲，广泛使用的一种产品是 。这种涂层适合于大多数有机助焊焊接材料，在对装配工艺中经常遇到的三、四次高温暴露之后仍有保护特征。多次暴露的能力是重要的。当要焊接到装配的主面和第二面的时候，会发生两次对回流焊接温度的暴露。混合技术典型
27、的多次装配步骤也可能包括对波峰焊接或其它焊接工艺的暴露。 9、一般成本考虑 与电镀或涂镀有关的成本不总是详细界定的。一些供应商感觉方法之间的成本差别占总的单位成本中的很小部分，所以界不界定是不重要的。其他的可能对不是其能力之内的成本有一个额外的费用，因为板必须送出去最后加工。例如，在加州的一家公司将板发送给在德州的一家公司进行电镀。这个额外处理的费用可能没有清晰地界定为对客户的一个额外开支；可是，总的板成本受到影响。每一个电镀和涂镀工艺都有其优点与缺点。设计者与制造工程师必须通过试验或工艺效率评估仔细地权衡每一个因素。在指定制造是必须考虑的问题都有经济以及工艺上的平衡。对于细导线、高元件密度或
28、密间距技术与，平整的外形是必须的。焊盘表面涂层可以是电镀的或涂敷的，但必须考虑装配工艺与经济性。在所有涂敷和电镀的选择中，是最万能的(只要金的厚度低于)。电镀工艺比保护性涂层好的优势是货架寿命、永久性地覆盖在那些不暴露到焊接工艺的旁路孔或其它电路特征的铜上面、和抗污染。虽然表面涂层特性之间的平衡将影响最终选择，但是可行性与总的成本最可能决定最后的选择。在北美，工艺传统上主宰工业，但是表面的均匀性难于控制。对于密间距元件的焊接，一个受控的装配工艺取决于一个平整均匀的安装座。密间距元件包括、和元件族。如果密间距元件在装配中不使用，使用工艺是可行的选择。 10、阻焊层（sldermask)要求 阻焊
29、层在控制回流焊接工艺期间的焊接缺陷中的角色是重要的，设计者应该尽量减小焊盘特征周围的间隔或空气间隙。虽然许多工艺工程师宁可阻焊层分开板上所有焊盘特征，但是密间距元件的引脚间隔与焊盘尺寸将要求特殊的考虑。虽然在四边的上不分区的阻焊层开口或窗口可能是可接受的，但是控制元件引脚之间的锡桥可能更加困难。对于的阻焊层，许多公司提供一种阻焊层，它不接触焊盘，但是覆盖焊盘之间的任何特征，以防止锡桥。多数表面贴装的以阻焊层覆盖，但是阻焊层的涂敷，如果厚度大于（），可能影响锡膏的应用。表面贴装，特别是那些使用密间距元件的，都要求一种低轮廓感光阻焊层。阻焊材料必须通过液体湿工艺或者干薄膜叠层来使用。干薄膜阻焊材料
30、是以（）厚度供应的，可适合于一些表面贴装产品，但是这种材料不推荐用于密间距应用。很少公司提供薄到可以满足密间距标准的干薄膜，但是有几家公司可以提供液体感光阻焊材料。通常，阻焊的开口应该比焊盘大（）。这允许在焊盘所有边上()的间隙。低轮廓的液体感光阻焊材料是经济的，通常指定用于表面贴装应用，提供精确的特征尺寸和间隙。 结论密间距()、和的装配工艺可以调整到满足可接受的效率水平，但是弯曲的引脚和锡膏印刷的不持续性经常给装配工艺合格率带来麻烦。虽然使用小型的密间距元件提供布局的灵活性，但是将很复杂的多层基板报上的元件推得更近，可能牺牲可测试性和修理。元件的使用已经提供较高的装配工艺合格率和更多的布局
31、灵活性，提供较紧密的元件间隔与较短的元件之间的电路。一些公司正企图将几个电路功能集成到一两个多芯片的元件中来释放面积的限制。用户化的或专用的可以缓解的栅格限制，但是较高的数与较密的引脚间距一般都会迫使设计者使用更多的电路层，因此增加制造的复杂性与成本。芯片规模的封装被许多人看作是新一代手持与便携式电子产品空间限制的可行答案。许多公司也正在期待改进的功能以及更高的性能。当为这些元件选择最有效的接触点间距时，必须考虑硅芯片模块的尺寸、信号的数量、所要求的电源与接地点和在印制板上采用这些元件时的实际限制。虽然密间距的芯片规模( )与芯片大小的元件被看作是新出现的技术，但是主要的元件供应商和几家主要的
32、电子产品制造商已经采用了一两种的变化类型。在较小封装概念中的这种迅速增长是必须的，它满足产品开发商对减小产品尺寸、增加功能并且提高性能的需求。第二篇 抗干扰扰3（部部分）3 提高高敏感器器件的抗抗干扰性性能 提提高敏感感器件的的抗干扰扰性能是是指从敏敏感器件件这边考考虑尽量量减少对对干扰噪噪声 的的拾取，以以及从不不正常状状态尽快快恢复的的方法。 提高敏敏感器件件抗干扰扰性能的的常用措措施如下下： （11）布线线时尽量量减少回回路环的的面积，以以降低感感应噪声声。 （22）布线线时，电电源线和和地线要要尽量粗粗。除减减小压降降外，更更重要的的是降低低耦 合合噪声。 （3）对对于单片片机闲置置的
33、I/O口，不不要悬空空，要接接地或接接电源。其其它ICC的闲置置 端在在不改变变系统逻逻辑的情情况下接接地或接接电源。 （4）对对单片机机使用电电源监控控及看门门狗电路路，如：IMPP8099，IMMP7006，IIMP8813， X2550433，X2250445等，可可大幅度度提高整整个电路路的抗干干扰性能能。 （55）在速速度能满满足要求求的前提提下，尽尽量降低低单片机机的晶振振和选用用低速数数字 电电路。 （6）IIC器件件尽量直直接焊在在电路板板上，少少用ICC座。 第三篇 印制制电路板板的可靠靠性设计计-去耦耦电容配配置在直流电电源回路路中，负负载的变变化会引引起电源源噪声。例例如
34、在数数字电路路中，当当电路从从一个状状态转换换为另一一种状态态时，就就会在电电源线上上产生一一个很大大的尖峰峰电流，形形成瞬变变的噪声声电压。配配置去耦耦电容可可以抑制制因负载载变化而而产生的的噪声，是是印制电电路板的的可靠性性设计的的一种常常规做法法，配置置原则如如下： 电源输输入端跨跨接一个个101000uF的的电解电电容器，如如果印制制电路板板的位置置允许，采采用1000uFF以上的的电解电电容器的的抗干扰扰效果会会更好。为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每410个芯片配置一个110uF钽电解电容器，这种器件的高频阻抗特别小，在500
35、kHz20MHz范围内阻抗小于1，而且漏电流很小（0.5uA以下）。对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。去耦电容的引线不能过长，特别是高频旁路电容不能带引线。第四篇 电磁磁兼容性性和PCCB设计计约束（缺缺具体数数据）PPCB布布线对PPCB的的电磁兼兼容性影影响很大大，为了了使PCCB上的的电路正正常工作作，应根根据本文文所述的的约束条条件来优优化布线线以及元元器件/接头和和某些IIC所用用去耦电电路的布布局 （一一）、PPCB材材料的选选择 通过合合理选择择PCBB的材料料和印刷刷线路的的布线路路
36、径，可可以做出出对其它它线路耦耦合低的的传输线线。当传传输线导导体间的的距离dd小于同同其它相相邻导体体间的距距离时，就就能做到到更低的的耦合，或或者更小小的串扰扰（见电电子工程程专辑220000年第11期应应用指南南）。设计之前，可根据下列条件选择最经济的PCB形式：对EMC的要求 印制板的密集程度 组装与生产的能力CAD系统能力设计成本 PCB的数量 电磁屏蔽的成本 当采用非屏蔽外壳产品结构时，尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装），在许多情况下，选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒。 为了提高高速模拟电路和所有数字应用的抗扰
37、性同时减少有害辐射，需要用到传输线技术。根据输出信号的转换情况，S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来，如图1所示。 信号电流由电路输出级的对称性决定。对MOS而言IOL=IOH,而对TTL而言IOLIOH. 功能/逻辑类型 ZO() 电源（典型值） 10ECL逻辑 50 TTL逻辑 100 HC(T)逻辑 200 表1：几几种信号号路径的的传输线线阻抗ZZO。 逻辑器器件类型型和功能能上的原原因决定定了传输输线典型型特征阻阻抗ZOO，如表表1所示示。 图图1：显显示三种种特定传传输线的的（数字字）ICC之间典典型互联联图 图图2：IIC去耦耦电路。 图3：正确的的去耦
38、电电路块 表2：去耦电电容Cddec.的推推荐值。 逻辑电电路噪声声容限 （二）、信号线路及其信号回路 传送信号的线路要与其信号回路尽可能靠近，以防止这些线路包围的环路区域产生辐射，并降低环路感应电压的磁化系数。 一般情况下，当两条线路间的距离等于线宽时，耦合系数大约为0.5到0.6，线路的有效自感应从1H/m降到0.4-0.5 H/m. 这就意味着信号回路电流的40到50自由地就流向了PCB上其它线路。 对两个（子）电路块间的每一块信号路径，无论是模拟的还是数字的，都可以用三种传输线来表示，如图1所示，其中阻抗可从表1得到。 TTL逻辑电路由高电平向低电平转换时，吸收电流会大于电源电流以，在
39、这种情况下，通常将传输线定义在Vcc和S之间，而不是VEE和S之间。通过采用铁氧体磁环可完全控制信号线和信号回路线上的电流。 在平行导体情况下，传输线的特征阻抗会因为铁氧体而受到影响，而在同轴电缆的情况下，铁氧体只会对电缆的外部参数有影响。 因此，相邻线路应尽可能细，而上下排列的则相反（通常距离小于1.5mm/双层板中环氧树脂的厚度）。布线应使每条信号线和它的信号回路尽可能靠近（信号和电源布线均适用）。如果传输线导体间耦合不够，可采用铁氧体磁环。 （三）、IC的去耦 通常IC仅通过电容来达到去耦的目的，因为电容并不理想，所以会产生谐振。在大于谐振频率时，电容表现得象个电感，这就意味着di/dt
40、受到了限制。电容的值由IC管脚间允许的电源电压波动来决定，根据资深设计人员的实践经验，电压波动应小于信号线最坏状况下的噪声容限的25，下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值： I=cdV/dt 表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限，同时还给出每个输出级应加的去耦电容Cdec.的推荐值。 图4：PCB上环路的辐射 对对快速逻逻辑电路路来说，如如果去耦耦电容含含有很大大串联电电感（这这种电感感也许是是由电容容的结构构、长的的连接线线或PCCB的印印制线路路造成的的），电电容的值值可能不不再有用用。这时时则需要要在尽可可能靠近近IC管管脚的地地方加入入另外一一个小
41、陶陶瓷电容容（1000-1100PPf）,与LLF-去耦电电容并联联。陶瓷瓷电容的的谐振频频率（包包括到IIC电源源管脚的的线路长长度）应应高于逻逻辑电路路的带宽宽1/(.r),其其中，r是逻逻辑电路路中电压压的上升升时间。 如果每每个ICC都有去去耦电容容，信号号回路电电流可选选择最方方便的路路径，VVEE或或者VCCC，这这可以由由传送信信号的线线路和电电源线路路间的互互耦来决决定。在在两个去去耦电容容（每个个IC一一个）和和电源线线路形成成的电感感Ltrracee之间，会会形成串串联谐振振电路，这这种谐振振只可以以发生在在低频（1MHHz或谐振振电路的的Q值较较低（2的情况况下。 通过将
42、将高射频频损耗扼扼流线圈圈串联在在Vccc网络和和要去耦耦的ICC中，可可使谐振振频率保保持在11MHzz以下，如如果射频频损耗太太低可通通过并联联或串联联电阻来来补偿（图图2）。 扼流线线圈应该该总是采采用封闭闭的内芯芯，否则则它会成成为一个个射频发发射器或或磁场铁铁感应器器。 例例如：11MHzz*1HzZ1=6.228Rss=3.14QQ2 Rp=12.56 大于于谐振频频率时，传输线线的特特征阻抗抗Z0（此此时将IIC的阻阻抗看作作电源负负载）等等于：ZZ0 =（Lttracce/CCdeccoupplinng）的的平方根根 去耦耦电容的的串联电电感和连连接线路路的电感感对射频频电源电
43、电流分配配没有多多大影响响，比如如采用了了一个11H扼扼流线圈圈的情况况。但它它仍然会会决定IIC电源源管脚间间的电压压波动，表表3给出出了电源源信噪容容限为225时时，推荐荐的最大大电感值值Ltrracee.根据据图2所所建议的的去耦方方法，两两个ICC间的传传输线数数量从33条减少少到了11条（见见图3）。 因此，对对每个IIC采用用适当的的去耦方方法：LLchooke+Cdeec.电电路块间间就只需需定义一一条传输输线。 对于r33ns的的高速逻逻辑电路路，与去去耦电容容串联的的全部电电感必须须要很低低（见表表3）。与与电源管管脚串联联的500mm印印制线路路相当于于一个550hHH电感，与与输出端端的负载载（典型型值为550pFF）一起起决定了了最小上上升时间间为3.2n