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1、eda考试题及答案题分为两部分！第一部分画图制pcb版！分9个图，要分别 进行练习！如下：1、用protel99画出原理图，并制出相应的3000*3000 (mil) PCB板其中：U1的封装为DIP14, U2的封装为DIP16, RI、R2的封装为 AXIAL0. 3, C1的封装为RAD0. 2, Y1的封装为XTAL1, S1的封装为 DIP16, J2 的封装为 SIP2o2、用prote!99画出原理图，并制出相应的3000*3000 (mil) PCB板其中:RI、R2、R3、R4、Rc、RL 的封装为 AXIALO. 4, Rw 的封装为 VR3, Cl、C2、Ce的封装为RB
2、. 2/. 4, Q1的封装为T0-92A, JI、J2的封 装为SIP2O3、用protel99画出原理图，并制出相应的2000*2000 (mil) PCB板其中：RI、R2、R3的封装为AXIALO. 4, R的封装为VR2, UA741的封 装为DIP8, JP1、JP2的封装为SIP2o4、用protel99画出原理图，并制出相应的3000*3000 (mil) PCB板其中：RI、R2、R3、R4、R5、R6、R7 的封装为 AXIALO. 4, UK U2、DS1 的封装为DIP16o5、用protel99画出原理图，并制出相应的2000*2000Q；ELSIF (S=O AND
3、 R=O ) THENQB = QB; ELSIF(S= O AND R= T ) THEN Q =O; QB = 1 ; ELSIF(S= 1 AND R= O ) THENQ二1 ;QB =O ; ELSE NULL; END IF;END IF; END PROCESS ; END a; 14、用 VHDL 语言编程设计异 步复位的D触发器，并在MAX+PLUSH上进行仿真验证。201 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY ASYNDCFQ IS PORT( D,CLK, PRESET, CLR : IN STD_LO
4、GIC; Q: OUT STD_LOGIC ) ; END ENTITY ASYNDCFQ;ARCHITECTURE ART OF ASYNDCFQ ISBEGINPROCESS(CLK, PRESET, CLR) IS BEGINIF (PRESET=1)THENQ二; ELSIF (CLR= 1 ) THEN Q= O;ELSIF (CLK, EVENT AND CLK=1 )THENQ二D;END IF;END PROCESS; END ARCHITECTURE ART; 15、用 VHDL 语言编程设计 带同步复位功能的D触发器，并在MAX+PLUSH上进行仿真验证。202 页 LIB
5、RARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY SYNDCFQl IS PORT( D,CLK, RESET : IN STD_LOGIC; Q: OUT STD_LOGIC ) ; END ENTITY SYNDCFQl;ARCHITECTURE ART OF SYNDCFQl IS BEGIN PROCESS(CLK)IS BEGIN IF (CLK EVENT AND CLK =1 )THENIF(RESET= O ) THENQ=O ; ELSEQ=D;END IF;END IF;END PROCESS; END ARCHITECTUR
6、EART; 16、用VHDL语言编程设计带使能引脚的D触发器，并在 MAX+PLUSII上进行仿真验证。201 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY DCFQ IS P0RT( D, CLK : IN STD_L0GIC; Q : OUT STD_LOGIC ); END ENTITY DCFQ; ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS(CLK)IS BEGIN IF (CLK EVENT AND CLK二 )THEN Q二D; END IF; END PROCESS; END A
7、RCHITECTURE ART; 16、用VHDL语言编程设计带使能端的D触发 器，并在MAX+PLUSH上进行仿真验证。201 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY DCFQ IS PORT( D, CLK : IN STD_LOGIC; Q : OUT STD_LOGIC ); END ENTITY DCFQ; ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS(CLK)IS BEGIN IF (CLK EVENT AND CLK=1 ) THEN Q二D; END IF; END PRO
8、CESS; END ARCHITECTURE ART; 17、用VHDL语言编程设计模为12的同步复位 计数器，并在MAX+PLUSII上进行仿真验证。205 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY CNT12 IS PORT( CLK : IN STD_LOGIC; CLR : IN STD_LOGIC; ENA : INSTD_LOGIC; CQ : OUT INTEGER RANGE 0 TO 15; CO : OUT STD_LOGIC) ; END entity CNT12; ARCHITECTURE ART OF
9、CNT12 IS SIGNAL CQI : INTEGER RANGE 0 TO 15; BEGIN PROCESS (CLK, CLR, ENA) IS BEGIN IF CLK EVENT AND CLK= 1 THEN IF(CLR=1 )THEN CQI=0; ELSIF (ENA= 1 ) THEN IF(CQI=12)THEN CQI=0; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS (CLK, CQI) IS BEGIN IF CLK EVENT AND CLK= 1 THEN IF CQI=12 TH
10、EN CO 1 ; ELSE C0= O ;END IF; END IF; END PROCESS ; CQ=CQI; END ART; 18、用VHDL语言编程设计模6计数器，并在MAX+PLUSII上进行仿 真验证。205 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY CNT6 IS PORT( ENA : IN STD_L0GIC; CQ : OUT INTEGER RANGE 0 TO 7; CO : OUT STD_LOGIC) ; END entity CNT6; ARCHITECTURE ART OF CNT6 IS
11、SIGNAL CQI : INTEGER RANGE 0 TO 7; BEGIN PROCESS (ENA) IS BEGIN IF ENA= 1 THEN IF CQI=6 THEN CQI=0; ELSE CQI=CQI+1; END IF; END IF; END PROCESS; PROCESS (CQI) IS BEGIN IF CQI=6 THEN CO=1 ; ELSE CO=O ;END IF; END PROCESS ; CQ二CQI; END ART; 18.用VHDL语言编程设计模8的计数器，并在 MAX+PLUSII上进行仿真验证。205 页 LIBRARY IEEE;
12、 USE IEEE. STD_L0GIC_1164. ALL; ENTITY CNT8 IS PORT( ENA : IN STD_LOGIC; CQ : OUT INTEGER RANGE 0 TO 15; CO : OUT STD_LOGIC) ; END entity CNT8;ARCHITECTURE ART OF CNT8 IS SIGNAL CQI : INTEGER RANGE 0 TOIF ENA= 1 THEN15; BEGIN PROCESS (ENA) IS BEGINIF CQI=8 THEN CQI=O;ELSE CQI=CQI+1; END IF; ENDIF; E
13、ND PROCESS; PROCESS (CQI) IS BEGIN IF CQI=8 THENCO二“； ELSECO= O ;END IF; END PROCESS ;CQ二CQI; END ART; 19、用VHDL语言编程设计带使能端、同步复位 的模5计数器，并在MAX+PLUSH上进行仿真验证。205 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITYCNT5 IS PORT( CLK, EN : IN STD_LOGIC; CLR : IN STD_LOGIC; ENA : IN STD_LOGIC; CQ : OUT INT
14、EGER RANGE OTO 15; CO : OUT STD_LOGIC) ; END entity CNT5; ARCHITECTURE ART OF CNT5 IS SIGNAL CQI : INTEGER RANGE 0 TO 15; BEGIN PROCESS (CLK, CLR, ENA, EN) IS BEGIN IFEN=O THEN NULL; ELSIF CLK EVENT AND CLK=1THENIF CLR=1 THEN CQI=O;ELSIFENA=THENIF CQI=5 THEN CQI=O;ELSECQI=CQI+1; END IF; END IF;END I
15、F; END PROCESS ;PROCESS (CLK, CQI) IS BEGIN IF CLK EVENT AND CLK=THEN IF CQI=5 THEN CO=; ELSE C0= O ;END IF;END IF; END PROCESS ; CQ=CQI; END ART; 19、用 VHDL 语言编 程设计带使能端、同步复位的模7计数器，并在MAX+PLUSH上进行 仿真验证。205 页 LIBRARY IEEE; USE IEEE. STD LOGIC 1164. ALL; ENTITYCNT7 IS PORT( CLK, EN:IN STD_LOGIC; CLR : I
16、NSTD_LOGIC; ENA : INSTD_LOGIC; CQ : OUT INTEGER RANGE 0 TO 15; CO : OUT STD_LOGIC) ; END entity CNT7; ARCHITECTURE ART OF CNT7 IS SIGNAL CQI : INTEGER RANGE 0 TO 15; BEGIN PROCESS (CLK, CLR, ENA, EN) IS BEGIN IF EN= O THEN NULL; ELSIF CLK EVENT AND CLK= 1 THENIF CLR= 1 THENCQI=0;ELSIFENA= T THENIF C
17、QI=7 THEN CQ0;ELSECQI=CQI+1; END IF; END IF; END IF; END PROCESS;PROCESS (CLK, CQI) IS BEGIN IF CLK EVENT AND CLK= 1 THENIF CQI=7 THEN CO=1 ; ELSECO=O ;END IF;END IF; END PROCESS ;CQ=CQI; END ART; 19、用 VHDL 语言编程设计带使能端、同步复位的模17计数器，并在MAX+PLUSH上进 行仿真验证。205 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL;
18、 ENTITY CNT17 IS PORT( CLK, EN : IN STD_LOGIC; CLR : IN STD_LOGIC; ENA : INSTD_LOGIC; CQ : OUT INTEGER RANGE 0 TO 31; CO : OUT STD_LOGIC) ; END entity CNT17; ARCHITECTURE ART OF CNT17 IS SIGNAL CQI : INTEGER RANGE 0 TO31; BEGIN PROCESS (CLK, CLR, ENA, EN) IS BEGINIF(EN=O )THENNULL; ELSIF CLK EVENTAN
19、D CLK=1 THENIF (CLR二)THENCQ0;ELSIF (ENA二)THEN IF(CQ17)THEN CQ0;ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS (CLK, CQI) IS BEGIN IF CLK EVENT AND CLK=1 THEN IF CQI=17 THEN CO=1 ; ELSE CO= O ;END IF; END IF; END PROCESS ; CQ=CQI; END ART;19、用VHDL语言编程设计带使能端、同步复位的模35计数器，并 在MAX+PLUSII上进行仿
20、真验证。205 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITYCNT35 IS PORT( CLK, EN : IN STD_LOGIC; CLR : IN STD_LOGIC; ENA : INSTD_LOGIC; CQ : OUT INTEGER RANGE 0 TO 63; CO : OUT STD_LOGIC) ; END entity CNT35; ARCHITECTURE ART OF CNT35 IS SIGNAL CQI : INTEGER RANGE 0 TO 63; BEGIN PROCESS (CLK, CLR,
21、 ENA, EN) IS BEGIN IFEN=O THEN NULL; ELSIF CLK EVENT AND CLK=1THEN IF CLR= 1 THENCQI=O;ELSIFENA二THENIF CQI=35 THEN CQI=0;ELSECQI=CQI+1; END IF; END IF; END IF; END PROCESS;PROCESS (CLK, CQI) IS BEGIN IF CLK EVENT AND CLK= 1 THENIF CQI=35 THEN CO=1 ; ELSECO=O ;ENDIF; END IF; END PROCESS ; CQ=CQI; END
22、 ART; 19、用 VHDL 语 言编程设计带使能端、同步复位的模59计数器，并在MAX+PLUSII 上进行仿真验证。205 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY CNT59 IS P0RT( CLK, EN : IN STD_L0GIC; CLR : IN STD_L0GIC; ENA : INSTD_L0GIC; CQ : OUT INTEGER RANGE 0 TO 59; CO : OUT STD_LOGIC) ; END entity CNT59; ARCHITECTURE ART OF CNT59 IS SI
23、GNAL CQI : INTEGER RANGE 0 TO 63; BEGIN PROCESS (CLK, CLR, ENA, EN) IS BEGIN IF EN=O THEN NULL; ELSIF CLK EVENT AND CLK二THEN IF CLR二 T THENCQI=O; ELSIF ENA二 T THENIF CQI=59 THEN CQI=0;ELSE CQI=CQI+1; END IF; ENDIF; END IF; END PROCESS; PROCESS (CLK, CQI) IS BEGIN IF CLK EVENT AND CLK= 1 THEN IF CQI=
24、59 THEN CO-;ELSECO=O ;END IF; END IF; END PROCESS ; CQ=CQI;END ART;over! 三严三实开展以来，我细致学习了习近平总书记系列讲话，研读了中 心、区、市、县关于党的群众路途教化实践活动有关文件和资料。我对个人四风方面存在的问题及缘由进行了细致的反思、查摆和 剖析，找出了自身存在的诸多差距和不足，理出了问题存在的缘由， 明确了今后努力的方向和整改措施。现将比照检查状况报告如下，不妥之处，敬请各位领导和同志们 指责指正。一、存在的突出问题一是学习深度广度不够。学习上存在形式主义，学习的全面性和系统性不强，在抽时间和挤时间学习上还不够
25、自觉，致使自己的学习无论从广度和深度上都有 些欠缺。学习制度坚持的不好，客观上强调工作忙、压力大和事务多，有 时不耐性、不耐烦、不耐久，实则是缺乏学习的钻劲和恒心。学用结合的关系处理的不够好，写文章、搞材料有时上网拼凑， 求全求美求好看，结合本单位和实际工作的实质内容少，好用性不强。比如，每天对各级各类报纸很少刚好去阅读。因而，使自己的学问水平跟不上新形势的须要，工作标准不高， 唱功好，做功差，忽视了理论对实际工作的指导作用。二是服务不深化不主动。工作上有时习惯于按部就班，习惯于常规思维，习惯于凭老观念 想新问题，在统筹全局、分工协作、围绕中心、协调方方面面上还不 够好。存在着为领导服务、为基
26、层服务不够到位的问题，参谋和助手作 用发挥得不够充分。比如，到乡镇、部门、企业了解状况，有时浮皮潦草，不够全面 系统。与基层群众谈心沟通少，没有真正深化到群众当中了解一线状 况，驾驭的第一手资料不全不深，书到用时方恨少，不能为领导决策 供应更好的服务。三是工作执行力不强。日常工作中与办公室同志谈心谈话少，对干部思想状态了解不 深，疏于管理。办公室虽然制定出台了公文办理、工作守则等规章制度，但执行 的意识不强，有时流于形式。比如，办公场所禁止吸烟，这一点我没有严格执行，有时还在办 公室吸烟。四是工作创新力不高。有时工作上习惯于照猫画虎，工作只求过得去、不求过得硬，存 在着求稳怕乱的思想和患得患失
27、心理，导致工作上不能完全放开手 脚、甩开膀子去干，缺少一种敢于负责的担当和气魄。比如，做协调工作，有时真成了传话筒和二传手，只传达领导交 办的事项，缺乏与有关领导和同志共同商讨如何把事情做得更好，创 建性地开展工作。五是深化基层调查探讨不够。工作中，有时忙于具体事务，到基层一线调研不多，针对性不强, 有时为了完成任务而调研，多了一些官气、少了一些士气。往往是听汇报的多，干脆倾听群众看法的少；了解面上状况多， 发觉深层次问题少。比如，对县委提出的用三分之一时间下基层搞调研活动，在实际 工作中却没有做到。即使下基层，有时也是走马观花，蜻蜓点水，让看什么看什么， 让听什么听什么。在基层帮扶工作上，有
28、时只留意出谋划策，抓落实、抓具体的少, 对群众身边的一些小事情、小问题关切少、关注不够。六是主观能动性发挥不够。自认为在办公室工作多年，已经能够胜任工作，有自满心情，缺 乏俯下身子、虚心请教、不耻下问的看法。对待新问题、新状况，习惯于依据简洁阅历提出解决方法，创新 不足，主观上存在满足现状，不思进取思想，主观能动性发挥不够。七是对工作微小环节重视不够。作为办公室负责人，存在抓大放小，不能做到知上、知下、知左、 知右、知里、知外，有时在一些小的问题上、微小环节上没有做好， 导致工作落实不到位，出现偏差。八是工作效率不是很高。面对比较繁重的工作任务，工作有时拈轻怕重、拖拉应付、不够 细致。存在不推
29、不动、不够主动，推一推动一动、有些被动。比如，文稿材料的撰写，有时东拼西凑、生搬硬套、缺乏深化思 索。有时也存在着推诿扯皮现象，不能刚好完成，质量也难以保证。对于领导交办的事项，有时跟踪、督导的不够，不能刚好协调办 理，缺乏应有的紧迫感，缺乏开拓创新精神，致使工作效率不高。二、产生问题的缘由分析 细致反思和深刻剖析自身存在的问 题与不足，主要是自己没有加强世界观、人生观、价值观的改造，不 留意提高自身修养，同时受社会不良风气的影响，在具体应对上没有(mil) PCB板其中:Ul U2的封装为DIP14, JI、J2的封装为SIP2o6、用protel99画出原理图，并制出相应的2000*200
30、0(mil) PCB板其中:U1的封装为DIP16, U2、U3的封装为DIP14, J2的封装为 SIP3o7、用protel99画出原理图，并制出相应的2000*3000 (mil) PCB板其中：RI、R2、R3、R4、R5、R6、R7 的封装为 AXIAL0. 4, Rw 的封装 为VR3, U1的封装为DIP8, J1的封装为SIP2o8、用prote199画出原理图，并制出相应的2000*2000(mil) PCB板其中：U1的封装为DIP16, U2的封装为DIP14, J1的封装为SIP6o9、用protel99画出原理图，并制出相应的2000*2000(mil) PCB板其中
31、:U1的封装为DIP14, J1的封装为SIP2, RI、R S的封装为 AXIAL0. 4, R2的封装为VR3, C1的封装为RAD0. 2。其次部分，eda的仿真试验！ 一共19种类型；如下：1、用VHDL语言编程设计四选一电路，并在MAX+PLUSH上进 行仿真验证。198 页 LIBRARY IEEE; USE IEEE. stdogic164. ALL; ENTITY 很好地把握自己，碍于情面同流合污。MUX41 IS PORT(A, B : IN STD_LOGIC;IN产生问题的缘由主要有以下几方面。（一）自身放松了政治理论学习。对政治理论学习的重要性相识不足，重视程度不够。尤
32、其是在处理工作与学习关系方面，把工作当成硬任务，把学习 当作软指标，对政治理论学习投入的心思和精力不足，缺乏自觉学习 的主动性和主动性。（二）宗旨意识有所淡化。由于乡镇工作比较辛苦，从基层回到机关工作后，产生了松口气 的念头，有时不自觉产生了优越感和高傲自满的心情。听惯了来自各方面的赞誉之声，深化基层少，对群众的呼声、疾 苦、困难了解不够，没有树立较强的大局意识和责随意识，使得自己 有时会片面地认为只要做好本职工作，完成领导交办的任务就行了， 而未能完全发挥自身的主观能动性，缺乏做好工作应有的责任心和紧 迫感。（三）忧患意识不强。只是片面看到了自身工作生活环境的变更，吃苦耐劳的精神有些 缺乏，
33、开拓进取、奋勉有为、敢于冲锋、勇于担当的锐气有所弱化。有做太平官的意识，身处领导岗位，求新、求发展意识薄弱，表 率作用发挥得不够好，忽视了工作的主动性、主动性和创建性。（四）勤政廉洁意识有所弱化。随着自身经济条件的改善，降低了约束标准，勤俭节约的传统美 德有些淡化，对奢侈之风的极端危害性相识不足，没有引起高度重视。诚然，造成自身存在问题的缘由远不止这些，还有很多，如自 身的固化思维方式，缺乏居安思危的深层次思索等。三、今后的努力方向和改进措施 查摆问题，剖析根源，关键在 于洗澡治病、解决问题。本人决心从党性原则动身，端正看法、细致对待，在今后的工作 中实行强有力措施，立行立改，取得实效。（一）
34、求真务实 办公室主任作为承上启下、协调全局、沟通内 外的重要角色，要立足发展、改革的新形势、新状况，以务实的作风 和良好的品质做出表率。一是增加大局意识。要站在全局高度想问题，立足本职岗位做工作。要留意换位思索，真正做到想领导之所想、谋领导之所谋，及早 提出比较成熟的看法和建议，供领导决策参考。要擅长从纷繁困难的事务性工作中解脱出来，理清思路，明确目 标，发挥自己应有的作用。二是增加超前意识。要细致探讨领悟组织意图和领导思路，围绕领导关切的重大问题 进行广泛深化的调查探讨，为领导决策供应真实状况和牢靠依据。要广泛搜集资料，探讨各乡镇、机关单位的新状况、新阅历、新 做法，借他山之石来攻玉，为领导
35、提出决策预案。因此，在想问题、办事情时，要赶前不赶后，尽可能早半拍、快 半拍，提高敏感性，增加主动性。唯其如此，才能变被动为主动，参谋才能参在点子上，助手才能 助到关键处。三是增加创新意识。要强化服务理念，做深、做透、做好服务工作；要以协调、协作 作为服务的主要手段和方法，做到服务不越位；要围绕解决难点和热 点问题开展服务，切实通过服务和协调把大家普遍关切、关注的热点 焦点问题解决好，以实际行动取信于民。（二）勤政为民办公室既是实行县委、政府决议的执行部门, 也是督促落实县委、政府决议的监督部门。破除官僚主义，勤政为民应当做好四件事。一是擅长走进群众。从群众中来，到群众中去，是党的各项工作能够
36、取得成功的一大 法宝。开展群众路途教化活动，破解官僚主义，依靠的照旧是人民群众。工作中，要力戒高高在上、脱离群众、脱离实际的官老爷做派， 多与群众接触，从群众中吸取才智和力气，养成问计于民的好习惯。二是勇于解难事。务实从严，是每个党员干部对待工作的正确看法。要把这种看法落实到每一项工作中去，要戒除贪图淫逸、讲求舒 适、怕吃苦、饱食终日、无所作为的不良作风，担当起肩上的责任， 做到为官一任，作为一方。三是简化办事程序。要急群众所急、想群众所想，尽最大可能提高办事效率，加快办 事速度，一切从实际动身，勤俭从政，效率为先。四是接受监督。联系群众更要信任群众，加强民主更要多听民声。工作中时时到处应当考
37、虑到群众利益，自觉主动接受群众监督， 让工作开展得更有人气和活力。（三）艰苦奋斗 要统筹制定领导干部办公用房、住房、配车、 秘书配备、公务接待等工作生活待遇标准，落实不赠送、不接受礼品 的规定，切实解决违反规定和超标准享受待遇的各种问题。要结合治治病的要求，依据中心八项规定，边学边查边整改，比 照镜子，深挖思想根源，净化心灵，摒弃享乐主义，坚持艰苦奋斗， 以良好的精神状态和奋勉有为的面貌赢取人民群众信任。（四）廉洁自律 作为党员干部，无论什么时候，群众本色不 能变，群众情怀不能淡。要自觉加强党性修养，牢记一心一意为人民服务的宗旨，净化思 想、洗涤灵魂、增加党性、明确航向。在始终保持为人民服务中
38、追求高雅的生活情趣、锻造健全和谐的 心理状态、STD_L0GIC_VECT0R(3 downto 0) ; Y : OUT STD_LOGIC); ENDENTITY MUX41; ARCHITECTURE ART OF MUX41 IS SIGNAL SEL : STD_LOGIC_VECTOR(1 downto 0); BEGIN SEL=BA; PROCESS (X, SEL) IS BEGIN IF (SEL=00) THENY=X(0);ELS IF (SEL=01) THENY=X(1);ELSIF(SEL=10)THENY=X(2); ELSEY=X(3);END IF; END
39、 PROCESS ; END ART; 2、用 VHDL 语言编程设计 四舍五入判别电路，输入为BCD码，输入大于等于五时，输出为1, 否则为0,并在MAX+PLUSH上进行仿真验证。讲过。LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY SHE IS PORT( A,B, C, D : IN STD_LOGIC; y : OUT STD_LOGIC); END SHE; ARCHITECTURE A OF SHE IS BEGIN Y=D OR (C AND A) OR (C AND B) ; END A; 3、用VHDL语言编程设计八位
40、双向总线缓冲器， EN=0时缓冲器工作，DIR=0时，由A向B传送数据，DIR=1时， 由B向A传送数据，并在MAX+PLUSH上进行仿真验证。200 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY BIDIR IS PORT( EN, DIR : IN STD_LOGIC; A,B : INOUT STD_LOGIC_VECTOR(7 downto 0) ; END BIDIR; ARCHITECTURE a OF BIDIR IS SIGNAL AOUT, BOUT: STD_LOGIC_VECTOR(7 DOWNTO 0); B
41、EGIN PROCESS (A, EN, DIR) ISBEGINIF(EN=O )AND(DIR=1 ) THEN BOUT=A;ELSE BOUT=zzzzzzzz；END IF;B=BOUT;END PROCESSPROCESS (B, EN, DIR) ISBEGINIF (EN= O ANDDIR= T ) THEN AOUT =B;ELSE AOUT=ZZZZZZZZ; END IF;A二AOUT;END PROCESS; END a; 4、用 VHDL 语言编程设计带使能端的8-3线优先编码器，并在MAX+PLUSII上进行仿真验证。196 页 LIBRARY IEEE; USE
42、 IEEE.STD_L0GIC_1164. ALL; USEIEEE. STD_LOGIC_ARITH. ALL;ENTITYENCODER1ISPORT( A, B, C, D, E, F, G, H : IN STD_LOGIC： YO, Yl, Y2OUT STD_LOGIC) ; END ENCODER 1; ARCHITECTURE ART OF ENCODER 1 ISSIGNAL SY: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(H, G, F, E, D, C, B, A) IS BEGINELSIF G= TELSIF E=，EL
43、SIF C=，ELSIF A=，END PROCESS;THEN SY=110;THEN SY=100;THEN SY=010;THEN SY=OOO;YO=SY(O);IF H= TELSIF F=ELSIF T，ELSIF B=1ELSE SY=XXX;Y1=SY(1);THEN SY=111;THEN SY=101;THEN SY=Oil;THEN SY=001;END IF;Y2=SY(2);END ART; 5、用VHDL语言编程设计带使能端的JK触发器，并在MAX+PLUSII上进行仿真验证。202 页 LIBRARY IEEE; USE IEEE. STD_L0GIC_1164.
44、 ALL; ENTITYJKCFQ IS PORT( J, K, CLK : IN STD_LOGIC; Q, QB : OUT STD_LOGIC); END JKCFQ; ARCHITECTURE ART OF JKCFQ IS SIGNALPROCESS (J, K, CLK) ISQ_S, QB_S: STD_LOGIC; BEGINBEGINIF (CLK, EVENT AND CLK=1 ) THENIF(J= 1 AND K= O ) THENQ_S= 1 ;QB_S= O;ELSIF(J=O ANDK= 1 )THENQ_S=O ;QB_S=1 ; ELSIF (J=1 AND
45、 K=1 ) THEN Q_S二NOT Q_S;QB_S=NOT QB_S;END IF; END IF;Q=Q_S;QB=QB_S;END PROCESS; END ART; 6、用 VHDL语言编程设计一位全加器，并在MAX+PLUSH上进行仿真验证192页 or LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY OR2A IS PORT( A, B : IN STD_LOGIC; C : OUT STD_LOGIC) ; END OR2A; ARCHITECTURE a OF OR2A IS BEGIN C=A OR B; END a
46、; h_adder LIBRARY IEEE; USE IEEE. STD_L0GIC_1164. ALL; ENTITY H_ADDER IS PORT( A, B : IN STD_LOGIC; SO, CO : OUT STD_LOGIC); END H_ADDER; ARCHITECTURE a OF H_ADDER IS BEGIN SO二(A OR B) AND (A NAND B) ;CO=NOT(A NAND B); END a; F_adder LIBRARY IEEE;USE IEEE. STD_L0GIC_1164. ALL; ENTITY F_ADDER IS PORT
47、( AIN, BIN, CIN : IN STD_LOGIC; SUM, CO : OUT STD_LOGIC); END F_ADDER; ARCHITECTURE a OF F_ADDER IS COMPONENT H_ADDER PORT( A, B : IN STD_LOGIC; SO, CO : OUT STD_LOGIC) ; END COMPONENT; COMPONENT OR2A PORT( A, B : IN STD_LOGIC; C : OUT STD_LOGIC) ; END COMPONENT; SIGNAL SI,S2,S3 : STD_LOGIC; BEGIN UI: H_ADDER PORT MAP (AIN, BIN, CO=SI, SO=S2);U2: H_ADDER PORT MAP (S2, CIN, S3, SUM) ; U3: 0R2A PORT MAP (A二SI, B二S3, C=CO) ; END a; 7、用VHDL语言编程设计一个