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1、EDA技术第二学期期末试题A卷号：A 时间：120 分钟 2008 年6 月专业：电子信息工程 学号： 姓名：一、填空题（20分，每题2分）1、 VHDL语言通常包含实体，构造体，（ ），（ ）和库五部分2、 载入protel的Schematic中的（ ）和（ ）可满足一般用户需求，两个零件库中含有二极管、三极管、电阻、电容、电感等常用元件。3、 零件封装是指（ ）。4、 EDA技术也称（ ） ，是在（ ）技术的基础上发展起来的计算机软件系统。5、 MAX+PLUSII软件是一个功能强大，容易使用的软件包，它可以以图形方式、（ ）和（ ）输入设计文件，可以编译并形成各种能够下装到EPROM和各
2、种ALTERA器件的文件，还可以进行仿真以检验设计的准确性。6、 顺序描述语句中，（ ）在MAX-PLUS中不被支持。 7、 VHDL语句中能被赋予一定值的对象称为客体 ，主要有常数，信号和变量。其中常数对应代表数字电路中的电源和接地等。信号对应物理设计中的（ ）。 8、 FPGA可分为两大类，分别是 SRAM-BASE和Anti-Fuse 设计时一般选用（ ） 。 9、 100mil=（ ）mm，7.62mm=( )mil。10、 PCB封装元件实际上就是（ ）。二、名词解释题（20分，每题4分）1 PLD/FPGA 2 焊盘（Pad）3覆铜4 SOC5 自顶向下的/自下而上的设计方法三、选
3、择题（15分，每题3分）1下列常用热键具有在元件浮动状态时，编辑元件属性功能的是（ ）A PgUpB TabC Space barD Esc2Design/Options菜单中下列选项不属于开关选项的是：（ ）ASnap GridBHidden PinsCElectrical GridD.Title block3目前在我国常见的PLD生产厂家有XILINX、ALTERA、ACTEL、ATMEL、LATTIC、AMD和MICROCHIP等等，其中XILINX和ALTERA为两个主要生产厂，XILINX的产品为FPGA，ALTERA的产品称为CPLD，各有优缺点，但比较起来ALTERA的产品略有长
4、处，下列说法不正确的是（ ）AALTERA公司的产品价格稍微便宜B对于SRAM结构的产品，ALTERA公司PLD的输出电流可达25MA，而XILINX的FPGA只有16MACALTERA公司的PLD延时时间可预测，弥补了FPGA的缺点DXILINX公司的FOUNDATION软件使用简单但是不如ALTERA公司的开发软件MAX+PLUS功能全。4下列关于VHDL中信号说法不正确的是：（ ）A信号赋值可以有延迟时间，B信号除当前值外还有许多相关值，如历史信息等，变量只有当前值C信号可以是多个进程的全局信号D号值输入信号时采用代入符“：=”，而不是赋值符”=”，同时信号可以附加延时。5.下列各表达式
5、不正确的是：（ ）A“1011”SLL=“0110”B Singal a: bit_vector(7 downto 0);a=”10110110”;则a(0)=0C （-5） rem 2=（-1）D 5 mod（-2）=（-1） 四、简答题(10分，每题5分)1使用数据流描述方式应该注意的问题2 PCB自动布线法的步骤五 论述题（15分）试简述用protel99画出下图所示电路并进行ERC检查、生成元件表和网络表的基本步骤以及要点。六VHDL语言编程题（20分）1 VHDL语言设计2输入与非门电路（5分）2 VHDL语言设计3-8译码器（6分）3 VHDL语言设计十二进制同步计数器（9分）引脚
6、定义: reset 复位 en 计数控制 clk 时钟 qa,qb,qc,qd 计数器输出 EDA技术第二学期期末试题A答案一、填空题（10分）11、 配置，包集12、 DEVICE.LIB SYMBOLS.LIB13、 实际零件焊接到电路板时所指示的外观和焊点的位置14、 电子设计自动化 电子CAD15、 文本 波形16、 WAIT17、 电路连接18、 SRAM-BASE19、 2.54mm 300mil20、 元件外观和元件引线端子的图形二、名词解释（20分）1 PLD/FPGA PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列
7、（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。2 焊盘（Pad）电路板与元件之间的联系就是焊盘，可以说元件就是焊盘，焊盘就是元件。焊盘和元件一样分为针插式焊盘和贴片式焊盘。针插式需要钻孔，而表贴式不需要钻孔。3覆铜覆铜是把PCB上没有铜膜的地方铺满铜膜，这些铜膜可以设置为与PCB上的任意一个网络相连接，也可以悬空。经过覆铜后可以有效的提高PCB板的强度，并且在制造时也节约腐蚀液，还能提高抗干扰能力。4 SOC 片上电子系统5 自顶向下的/自下而上的设计方法自
8、下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合三、选择题（15分）1 A 2D 3A 4D 5B四、简答题：（5+5=10分）1使用数据流描述方式应该注意的问题（1）X状态的传递问题.1 有时X状态会逐级传递，造成系统的输出为不确定或者错误，所以要在设计中考虑X状态对输出的影响。（2）. 一些限制 4 禁止在一个进程中使用两个寄
9、存器 在IF语句描述寄存器时，禁止ELSE项 在寄存器描述中，禁止将变量代入信号 关连性强的信号应该放在一个进程中2 PCB自动布线法的步骤 5分 每步一分使用原理图编辑器设计原理图，进行电气检查（ERC）并生成原理图网络表（Netlist）；查报告表。若没有错误（No Error），就可以进行下一步。进入电路板（PCB）环境，使用电路向导确定电路板的层数、尺寸等电路板参数；使用Design/Netlist菜单，调入网络表，这时最容易出现网络表中的封装和封装库中元件封装不符号的错误；布置元件，就是将元件合理地分布在电路板上。自动或人工布置元件，经常需要多次布置才可达到满意效果；设置自动布线规则
10、，自动布线；五 简述题用protel99画出下图所示电路并要求进行ERC检查、生成元件表和网络表的过程。（15分）（1）放置元件，就是到元件库中找元件，然后用元件管理器的Place按扭将元件放到原理图上 。 2分（2）连接导线 使用画线工具连接导线。连线时一定要等鼠标被电气栅格捕捉到时，再单击鼠标放线。当元件被电气栅格捕捉时，会出现一个黑点。 2分（3）放置电源、地线和网络标记 放置电源和地线标记前要显示电源地线工具箱 。放置网络标号时，一定要等标号左下角的黑点出现在连线上再单击鼠标将网络标号放下。2分（4）自动元件编号 使用菜单Tool/Annotate对元件自动编号。 1分（5）编辑元件属
11、性 双击各个元件，在弹出的属性窗口输入元件的属性，注意一定要输入元件封装。电气规则检查 。 2分（6） 使用Tool/ERC菜单，对画好的原理图进行电气规则检查，检查完毕后，屏幕显示4.12 所示的检查报告表。若没有错误（No Error），就可以进行下一步。2分（7）原理图元件列表 使用Edit/Export to Spread菜单，按照向导步骤就可以得到元件列表。2分（8）建立网络表 使用菜单Design/Netlist，建立网络表。2分六VHDL语言编程（5+6+9=20分）（1）2输入与非门电路 LIBRARY ieee;USE ieee.std_logic_1164.all;enti
12、ty xx1 is port(a,b: in std_logic; y: out std_logic); end xx1;architecture nand2pp OF xx1 is begin y=a nand b; end nand2pp; y=a nor b;end nor_behave;（2）3-8译码器LIBRARY ieee;USE ieee.std_logic_1164.all;entity decoder38 is port(a,b,c,g1,g2a,g2b: in std_logic; y: out std_logic_vector(7 downto 0); end deco
13、der38;architecture behave38 OF decoder38 issignal indata: std_logic_vector(2 downto 0);begin indatayyyyyyyyy=XXXXXXXX; end case; else y=11111111; end if; end process;end behave38;（3）十二进制同步计数器引脚定义: reset 复位 en 计数控制 clk 时钟 qa,qb,qc,qd 计数器输出 LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_u
14、nsigned.all;entity count12 isport(clk,reset,en: in std_logic; qa,qb,qc,qd: out std_logic);end count12;architecture behave of count12 issignal count_4: std_logic_vector(3 downto 0);begin qa=count_4(0); qb=count_4(1); qc=count_4(2); qd=count_4(3); process(clk,reset) begin if (reset=0) then count_4=0000; elsif(clkevent and clk=1) then if(en=1) then if(count_4=1011) then count_4=0000; else count_4=count_4+1; end if; end if; end if; end process;end behave;