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1、6.5 常用时序逻辑电路模块6.5.1 寄存器和移位寄存器6.5.2 计数器6.5 常用时序逻辑电路模块1、寄存器6.5.1 寄存器和移位寄存器寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。8位CMOS寄存器74HC374脉冲边沿敏感的寄存器8位CMOS寄存器74HC/HCT37411111101118位CMOS寄存器74LV374高阻H H H高阻L L H存入数据，禁止输出H H L对应内部触发器的状态L L L存入和读出数据Q0Q7DNCP
2、输出内部触发器输 入工作模式 与第5章74HC373类似，区别是74HC373是电平敏感电路,而74LV374是脉冲边沿敏感电路。2、移位寄存器 移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。按移动方式分单向移位寄存器双向移位寄存器左移位寄存器u移位寄存器的逻辑功能分类u移位寄存器的逻辑功能右移位寄存器(1)基本移位寄存器（a）电路串行数据输入端串行数据输出端并行数据输出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Qn2写出激励方程：写出状态方程：(b)工作原理D2=Qn1D
3、0 D2 D1 D3 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后2CP 后3CP 后4CP 后1101 1 Q0n+1=DSIQ1n+1=Q0nQ2n+1=Qn1Q3n+1=Qn21011DSI=11010000,从高位开始输入 经过4个CP脉冲作用后，从DS I端串行输入的数码就可以从Q0 Q1 Q2 Q3并行输出。串入并出 经过7个CP脉冲作用后，从DSI 端串行输入的数码就可以从DO 端串行输出。串入串出(2)多功能双向移位寄存器多功能移位寄存器工作模式简图（a）工作原理高位移向低位-左移低位移向高位-右移实现多种功能
4、双向移位寄存器的一种方案(仅以FFm为例)S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11并入不变低位移向高位（b）4位双向移位寄存器模块4位双向移位寄存器功能表（74HCT194）7 D3D2D1D0DI3*DI2*DI1*DI0*H H H6 H H L H H5 L L L H H4 H H H L H3 L L H L H2 L L H1 L L L L LDI3DI2DI1DI0左移DSL右移DSRS0S1行并行输入时钟CP串行输入 控制信号清零输 出 输 入例:时序脉冲产生器。电路如图所示。画出 Q0Q3波形，分析逻辑功能。解：启动信号为0:S1=1 S0=1,
5、同步置数QAQD=0111因为Q0Q3总有一个为0，S1S0=01，则74194始终工作在低位向高位移动循环移位的状态。启动信号为1后:S1=0 S0=1,低位移向高位状态,Q3=DSR启动0 1 1 10 1 1 1CPQ0 Q1Q2 Q3S1S0DSR74194D0 D1 D2 D311CR01111011110111100111Q0Q3Q2Q1(2)计数器的分类u按脉冲输入方式，分为同步和异步计数器u按进位体制，分为二进制、十进制和任意进制计数器u按逻辑功能，分为加法、减法和可逆计数器概 述(1)计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉
6、冲和脉冲序列及其他时序信号等等。6.5.2 计 数 器u同步计数器u异步计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器 十进制计数器 任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器 十进制计数器 任意进制计数器(1)异步二进制计数器-4位异步二进制加法计数器工作原理1、二进制计数器结论:计数器的功能：不仅可以计数也可作为分频器。如考虑每个触发器都有1tpd的延时，电路会出现什么问题？异步计数脉冲的最小周期 Tmin=n tpd。（n为位数）u Q0在每个CP都翻转一次u Q1仅在Q0=1后的下一个CP到来时翻转FF0可采用T0=1的T触发器FF1可采用T1=Q0
7、的T触发器u Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转FF2可采用T2=Q0Q1的T触发器u Q2仅在Q0=Q1=1后的下一个CP到来时翻转FF3可采用T3=Q0Q1Q2的T触发器4 位二进制计数器状态表0 0 0 0 0 161 1 1 1 1 150 0 1 1 1 140 1 0 1 1 130 0 0 1 1 120 1 1 0 1 110 0 1 0 1 100 1 0 0 1 90 0 0 0 1 80 1 1 1 0 70 0 1 1 0 60 1 0 1 0 50 0 0 1 0 40 1 1 0 0 30 0 1 0 0 20 1 0 0 0 10 0 0 0 0
8、 0Q0Q1Q2Q3进位输出电路状态计数顺序(2)二进制同步加计数器(a)4位二进制同步加计数器逻辑图-由T触发器构成4位二进制同步加计数器时序图(b)4位二进制同步加计数器逻辑图-由D触发器构成(c)计数使能和并行进位CET、CEP为计数使能，并行进位TC=Q3Q2Q1Q0CET(d)异步清零和同步并行置数2选1数据选择器(2)时序图TC=CETQ3Q2Q1Q074LVC161逻辑功能表输 入 输 出清零 预置 使能 时钟 预置数据输入 计 数进位CEPCETCP D3D2D1D0Q3Q2Q1Q0TCL L L L L LH L D3D2D1D0D3D2D1D0*H H L 保 持*H H
9、L 保 持*H H H H 计 数*CR的作用？PE的作用？设法跳过169=7个状态 11CP例 用74LVC161构成九进制加计数器。CP Q3Q2Q1Q00 0 0 0 01 0 0 0 12 0 0 1 0.8 1 0 0 09 1 0 0 1 15 1 1 1 1(a)反馈清零法：利用异步置零输入端，在M进制计数器的计数过程中，跳过M-N个状态，得到N进制计数器的方法。2、其他模数计数器1工作波形状态图11CP11 1 CP 1 CP Q3Q2Q1Q00 0 0 0 01 0 0 0 12 0 0 1 0.8 1 0 0 09 1 0 0 1 15 1 1 1 1(b)反馈置数法:利用
10、同步置数端，在M进制计数器的计数过程中，跳过MN个状态，得到N进制计数器的方法。利用同步置数端构成九进制计数器 采用后九种状态作为有效状态，用反馈置数法 构成九进制加计数器。CP QDQCQBQA0 0 0 0 01 0 0 0 12 0 0 1 0.7 0 1 1 18 0 1 1 19 1 0 0 0 15 1 1 1 11 1 CP 1 1 1 1 Q3 Q2 Q1 Q01 1 0 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 11 1 1 01 1 1 112 3 4 5 67 8 9 10波形图：该计数器的模为9。例：分析下图所示的时序逻辑电路，
11、试画出其状态图和在CP脉冲作用下Q3、Q2、Q1、Q0的波形，并指出计数器的模是多少？M=12例 用74LVC161组成256进制计数器。解：1片74161是16进制计数器 256=1616 所以256进制计数器需用两片74161构成u片与片之间的连接通常有两种方式：并行进位(低位片的进位信号作为高位片的使能信号)串行进位(低位片的进位信号作为高位片的时钟脉冲，即异步计数方式)设计思想N=1616=256+0 0 0 1CP0000 1111 计数状态:0000 0000 1111 1111并行进位：低位片的进位作为高位片的使能计数状态:0000 0000 1111 1111采用串行进位时，为什么低TC要经反相器后作为高位的CP？+0 0 0 1 0000 1111 串行进位：低位片的进位作为高位片的时钟用集成计数器构成任意进制计数器的一般方法1）N M 的情况：（已有的集成计数器是M 进制，需组成的是N 进制计数器）实现的方法：反馈清零法反馈置数法利用清零输入端，使电路计数到某状态时产生清零操作，清除MN个状态实现N进制计数器。利用计数器的置数功能，通过给计数器重复置入某个数码的方法减少(MN)个独立状态，实现N进制计数器。小结