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1、概概 述述一、组合逻辑电路的特点=F0（I0,I1,In-1）=F1（I0,I1,In-1）=Fm-1（I0,I1,In-1）1.逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。2.电路结构特点(1)输出、输入之间没有反馈延迟电路(2)不包含记忆性元件(触发器)，仅由门电路构成I0I1In-1Y0Y1Ym-1组合逻辑电路第1页/共95页二、组合电路逻辑功能的表示方法真值表，卡诺图，逻辑表达式，时间图(波形图)三、组合电路分类 按逻辑功能不同：加法器 比较器 编码器 译码器 数据选择器和分配器 只读存储器 按开关元件不同：CMOS TTL 按集成度不同：SS
2、I MSI LSI VLSI第2页/共95页3.1 组合电路的分析方法和设计方法组合电路的分析方法和设计方法3.1.1 组合电路的基本分析方法一、分析方法逻辑图逻辑表达式化简真值表说明功能分析目的：确定输入变量不同取值时功能是否满足要求；得到输出函数的标准与或表达式，以便用集成门电路 实现；得到其功能的逻辑描述，以便用于包括该电路的系 统分析。变换电路的结构形式(如：与或 与非-与非)；第3页/共95页二、二、分析举例 例 分析图中所示电路的逻辑功能表达式真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能 判断输入
3、信号极性是否相同的电路 符合电路ABC&1 解 第4页/共95页 例 3.1.1 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。&ABCDY 解 (1)逐级写输出函数的逻辑表达式WX第5页/共95页 例 3.1.1 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。&ABCDYWX 解 (2)化简第6页/共95页 例 3.1.1 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。(3)列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11
4、 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11111111100000000(4)功能说明：当输入四位代码中 1 的个数为奇数时输出为 1，为偶数时输出为 0 检奇电路。解 第7页/共95页3.1.2 组合电路的基本设计方法一、一、设计方法逻辑抽象列真值表写表达式化简或变换画逻辑图逻辑抽象：根据因果关系确定输入、输出变量 状态赋值 用 0 和 1 表示信号的不同状态 根据功能要求列出真值表 根据所用元器件(分立元件 或 集成芯片)的情况将函数式进行化简或变换。化简或变换：第8页/共95页 设定变量：二、二、设计举例 例 3.1.
5、2 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。解 输入 A、B、C ，输出 Y 状态赋值：A、B、C=0 表示 输入信号为低电平Y=0 表示 输入信号中多数为低电平(1)逻辑抽象A、B、C=1 表示 输入信号为高电平Y=1 表示 输入信号中多数为高电平第9页/共95页 例 3.1.2 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。解 列真值表(2)写输出表达式并化简最简与或式最简与非-与非式ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111二、二、设计举例 例 3.1.2 设计一个表决电路，要
6、求输出信号的电平与三个输入信号中的多数电平一致。第10页/共95页二、二、设计举例 例 3.1.2 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。解 (3)画逻辑图 用与门和或门实现ABYC&1&用与非门实现&第11页/共95页 例 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。解 (1)逻辑抽象输入变量：1-亮0-灭输出变量：R（红）Y（黄）G（绿）Z（有无故障）1-有0-无列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010111
7、(2)卡诺图化简RYG0100 01 11 1011111第12页/共95页 例 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。解 (3)画逻辑图&1&111RGYZ第13页/共95页3.2 加法器和数值比较器加法器和数值比较器3.2.1 加法器一、半加器和全加器1.半加器（Half Adder）两个 1 位二进制数相加不考虑低位进位。0 00 11 01 10 01 01 00 1真值表函数式Ai+Bi=Si(和)Ci(进位)第14页/共95页逻辑图曾用符号国标符号半加器（Half Adder）Si&AiBi=1
8、CiCOSiAiBiCiHASiAiBiCi函数式第15页/共95页2.全加器（Full Adder）两个 1 位二进制数相加，考虑低位进位。Ai+Bi +Ci-1 (低位进位)=Si (和)Ci (向高位进位)1 0 1 1-A 1 1 1 0-B+-低位进位100101111真值表标准与或式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1-S高位进位0第16页/共95页卡诺图全加器（Full Adder）ABC0100 01 11 101111SiABC0100
9、01 11 101111Ci圈“0”最简与或式圈“1”第17页/共95页逻辑图(a)用与门、或门和非门实现曾用符号国标符号COCISiAiBiCi-1CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-11第18页/共95页(b)用与或非门和非门实现&1&1111CiSiAiBiCi-1第19页/共95页3.集成全加器TTL：74LS183CMOS：C661双全加器74LS18374LS183VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1 2 3 4 5 6 714
10、 13 12 11 10 9 8C661C661VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 第20页/共95页二、加法器（Adder）实现多位二进制数相加的电路1.4 位串行进位加法器特点：电路简单，连接方便速度低=4 tpdtpd 1位全加器的平均 传输延迟时间C0S0B0A0C0-1CO CIC1S1B1A1CO CIC2S2B2A2CO CIC3S3B3A3CO CI第21页/共95页2.超前进位加法器 作加法运算时，总进位信号由输入二进制数直接产生。特点优点：速度快缺点：电路比较复杂应用举例8421 BCD 码 余 3 码第22页
11、/共95页逻辑结构示意图集成芯片CMOS：CC4008TTL：74283 74LS283超前进位电路 S3 S2 S1 S0C3A3B3A2B2A1B1A0B0C0-1CICICICI第23页/共95页3.2.2 数值比较器（Digital Comparator）一、1 位数值比较器0 00 11 01 10 1 00 0 11 0 00 1 0真值表函数式逻辑图 用与非门和非门实现Ai Bi Li Gi MiLi(A B)Gi(A=B)Mi(A BL=1A=BM=1A 1 00=1 00=1 00=1 00=0 10 0 01=0 01=0 01=0 01B=B3B2B1B0LGM4 4位数
12、值比较器A3 B3 A2 B2 A1 B1 A0 B0第25页/共95页&1&1&1&1&1&1&1 1&1&1&1 1 MLGA2A1B3A3B2B1B01 A0G=(A3 B3)(A2 B2)(A1 B1)(A0 B0)4 位数值比较器M=A3B3+(A3 B3)A2B2 +(A3 B3)(A2 B2)A1 B1+(A3 B3)(A2 B2)(A1 B1)A0B0L=M+G1 位数值比较器AiMiBiAi BiAiBiLiGiAiBi&1&1&第26页/共95页比比 较较 输输 入入级级 联联 输输 入入输输 出出A3B3A2B2A1B1A0B0ABFA B 001=001=001=001
13、=001001=010010=100100 100=100 4 位集成数值比较器的真值表级联输入：供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的 FA B。第27页/共95页扩展：级联输入 集成数值比较器 74LS85(TTL)两片 4 位数值比较器74LS85 AB74LS85 ABVCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB地1 2 3 4 5 6 7 816 15 14 13 12 11 10 97485 74LS85比较输出1 8 位数值比较器低位比较结果高位比较结果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3
14、A3 B2 A2 B1 A1 B0 A0 第28页/共95页CMOS 芯片设置 A B 只是为了电路对称，不起判断作用B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB 集成数值比较器 CC15485(CMOS)扩展：两片4 位 8 位VDDA3 B3 FAB FABA BA=BA1VSS1 2 3 4 5 6 7 816 15 14 13 12 11 10 9CC14585 C6631低位比较结果高位比较结果1第29页/共95页3.3 编码器和译码器编码器和译码器3.3.1 编码器（Enco
15、der）编码：用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）二进制编码器二十进制编码器分类：普通编码器优先编码器2nn104或Y1I1编 码 器Y2YmI2In代代码码输输出出信信息息输输入入编编 码码 器器 框框 图图第30页/共95页一、二进制编码器用 n 位二进制代码对 N=2n 个信号进行编码的电路1.3 位二进制编码器位二进制编码器(8 线线-3 线线)编码表函数式Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7输入输出 I0 I7 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。输 入输 出0 0 00 0 10
16、1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I73 位二进制编码器I0I1I6I7Y2Y1Y0I2I4I5I3第31页/共95页函数式逻辑图 用或门实现 用与非门实现Y0 Y1 Y2111I7 I6 I5 I4 I3I2 I1I0&Y0 Y1 Y2第32页/共95页优先编码：允许几个信号同时输入，但只对优先级别最高的进行编码。优先顺序：I7 I0编码表输输 入入输输 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0
17、 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0函数式2.3 位二进制优先编码器第33页/共95页输入输出为原变量逻辑图输入输出为反变量Y2Y1Y0111&111111111111111I7I6I5I4I3I2I1I0第34页/共95页用 4 位二进制代码对 0 9 十个信号进行编码的电路。1.8421 BCD 编码器2.8421 BCD 优先编码器3.集成 10线-4线优先编码器（74147 74LS147）三、几种常用编码1.二-十进制编码8421 码 余 3 码 2421 码5211 码 余 3 循环
18、码 右移循环码循环码（反射码或格雷码）ISO码ANSCII（ASCII）码二、二-十进制编码器2.其他二-十进制编码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3第35页/共95页3.3.2 译码器（Decoder）编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器(Binary Decoder)输入 n 位二进制代码如：2 线 4 线译码器 3 线 8 线译码器4 线 16 线译码器A0Y0A1An-1Y1Ym-1二进制二进制译码器译码器输出 m 个信号 m=2n第36页/共95页1.3位二进制译码器(3 线 8 线)真值表函数式A0Y0A1A2Y1Y73 位位二进制二进
19、制译码器译码器0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1第37页/共95页3 线-8 线译码器逻辑图000 输出低电平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A00011111011101010111111011111011
20、1110011111011101111111101101101111111101111111第38页/共95页2.集成 3 线 8 线译码器-74LS138引脚排列图功能示意图输入选通控制端芯片禁止工作芯片正常工作VCC 地1324567816 15 14 13 12 11 10974LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 第39页/共95页3.二进制译码
21、器的级联 两片3 线 8 线4 线-16 线Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位Y7 10工作禁止有输出无输出 1禁止工作无输出有输出0 78 15第40页/共95页三片 3 线-8 线5 线-24 线（1）（）（2）（）（3）输 出工 禁 禁禁 工 禁禁 禁 工0 00 11 01 1禁 禁 禁全为 174LS138(1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2
22、 STB STC STA Y0Y7 Y774LS138(3)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y16Y7 Y2374LS138(2)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y8Y7 Y15A0A1A2A3A41第41页/共95页功能特点：输出端提供全部最小项电路特点：与门(原变量输出)与非门(反变量输出)4.二进制译码器的主要特点二、二-十进制译码器(Binary-Coded Decimal Decoder)将 BCD 码翻译成对应的十个输出信号集成 4 线 10 线译码器：7442 74LS42第4
23、2页/共95页半导体显示(LED)液晶显示(LCD)共阳极每字段是一只发光二极管三、显示译码器数码显示器aebcfgdabcdefgR+5 VYaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低电平驱动011100011111000000000010010000100第43页/共95页共阴极abcdefgR+5 VYaA3A2A1A0+VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg 高电平驱
24、动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd第44页/共95页驱动共阴极数码管的电路 输出高电平有效YaYbYcYdYeYfYgA3A2A1A011111111111111111111111第45页/共95页驱动共阳极数码管的电路A3A2A1A0YaYbYcYdYeYfYg 输出低电平有效&1&111&1第46页/共95页数据传输方式0110发送0110并行传送0110串行传送并-串转换：数据选择器串-并
25、转换：数据分配器3.4 数据选择器和分配器数据选择器和分配器接收0110 在发送端和接收端不需要数据 并-串 或 串-并 转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。第47页/共95页3.4.1 数据选择器 (Data Selector)能够从多路数据输入中选择一路作为输出的电路一、4 选 1 数据选择器输入数据输出数据选择控制信号A0Y4选选1数据选择器数据选择器D0D3D1D2A11.逻辑抽象0 0 0 1 1 0 1 1 D0D1D2D3D0 0 0D0D A1 A0 真值表D1 0 1D2 1 0D3 1 1Y D1D2D32.逻辑表达式 第48页/
26、共95页一、4 选 1 数据选择器2.逻辑表达式 3.逻辑图1&11YA11A0D0D1D2D30 0 0 1 1 0 1 1 =D0=D1=D2=D3第49页/共95页 二、集成数据选择器1.8 选 1 数据选择器74151 74LS151 74251 74LS251引脚排列图功能示意图VCC 地1324567816 15 14 13 12 11 10 974LS151D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y SMUXD7A2D0A0A1SYY禁止使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D
27、7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 A2 A0 地址端D7 D0 数据输入端第50页/共95页2.集成数据选择器的扩展两片 8 选 1（74151）16 选 1数据选择器A2 A1 A0 A3 D15 D81Y1S74151(2)D7A2D0ENA0A1YY2D7 D074151(1)D7A2D0ENA0A1SYY1低位高位0 禁止使能0 70 D0 D7 D0 D7 1 使能禁止D8 D15 0 D8 D15 第51页/共95页0 四片 8 选 1（74151）32 选 1 数据选择器1/2 74LS139SA4A3A2A1A0&Y方法 1：74
28、LS139 双 2 线-4 线译码器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2D7D8D15D16D23D24D311 1 1 1 1 0 7禁止 禁止 禁止 禁止 0 0 01 1 1 0 禁止 禁止 禁止 使能 0 1禁止 禁止 使能 禁止 禁止 使能 禁止 禁止 使能 禁止 禁止 禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 第52页/共95页方法 2：74LS
29、153 双 4 选 1 数据选择器（1）（2）（3）（4）输出信号0 0工 禁 禁 禁0 1禁 工 禁 禁1 0禁 禁 工 禁1 1禁 禁 禁 工方法 1：四片 8 选 1（74151）32 选 1 数据选择器四路 8 位并行数据四片8选1四路 1 位串行数据一片4选1一路 1 位串行数据（电路略）真值表（使用 74LS139 双 2 线-4 线译码器）第53页/共95页3.4.2 数据分配器(Data Demultiplexer)将 1 路输入数据，根据需要分别传送到 m 个输出端一、1 路-4 路数据分配器数据输入数据输出选择控制0 00 11 01 1D 0 0 00 D 0 00 0
30、D 00 0 0 D&Y0&Y1&Y2&Y31A01A1DDA01 路路-4 路路数据分配器数据分配器Y0Y3Y1Y2A1真值表函数式逻辑图第54页/共95页二、集成数据分配器用 3 线-8 线译码器可实现 1 路-8 路数据分配器数据输出 S1 数据输入（D）地址码 数据输入(任选一路)S2 数据输入（D）74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 第55页/共95页3.5 用用 MSI 实现组合逻辑函数实现组合逻辑函数3.5.1 用数据选择器实现组
31、合逻辑函数一、基本原理和步骤1.原理：选择器输出为标准与或式，含地址变量的全部最小项。例如 而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。4 选 18 选 1第56页/共95页2.基本步骤(1)根据 n=k-1 确定数据选择器的规模和型号(n 选择器地址码，k 函数的变量个数)(2)写出函数的标准与或式和选择器输出信号表达式(3)对照比较确定选择器各个输入变量的表达式 (4)根据采用的数据选择器和求出的表达式画出连线图。第57页/共95页二、应用举例 例 3.5.1 用数据选择器实现函数 解(2)标准与或式(1)n=k-1=3-1=2 可用 4 选 1 数据选择器 7
32、4LS153数据选择器(3)确定输入变量和地址码的对应关系令 A1=A,A0=B则 D0=0 D1=D2=C D3=1方法一：FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4)画连线图第58页/共95页方法二：FB CY1/2 74LS153D3D2D1D0A1A0ST1A令 A1=B,A0=C二、应用举例 例 3.5.1 用数据选择器实现函数 解 则 D0=0 D1=D2=A D3=1画连线图第59页/共95页例 用数据选择器实现函数 解(2)函数 Z 的标准与或式8 选 1(3)确定输入变量和地址码的对应关系(1)n=k-1=4-1=3若令A2=A,A1=B,A0=C(
33、4)画连线图则D2=D3=D4=1D0=0用 8 选 1 数据选择器 74LS151ZA B C1DD1D1=DY 74LS151D7D6D5D4D3D2D1D0A2A1A0S第60页/共95页3.5.2 用二进制译码器实现组合逻辑函数一、基本原理与步骤1.基本原理：二进制译码器又叫变量译码器或最小项译码器,它的输出端提供了其输入变量的全部最小项。任何一个函数都可以写成最小项之和的形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 第61页/共95页2.基
34、本步骤(1)选择集成二进制译码器(2)写函数的标准与非-与非式(3)确认变量和输入关系例 用集成译码器实现函数(1)三个输入变量，选 3 线 8 线译码器 74LS138(2)函数的标准与非-与非式(4)画连线图 解 二、应用举例第62页/共95页(4)画连线图(3)确认变量和输入关系令 解 则74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA&ZABC1在输出端需增加一个与非门 例 用集成译码器实现函数选 3 线 8 线译码器 74LS138第63页/共95页例 3.5.2 试用集成译码器设计一个全加器。(1)选择译码器：解 COCISiA
35、iBiCi-1Ci全加器的符号如图所示选 3 线 8 线译码器 74LS138(2)写出函数的标准与非-与非式第64页/共95页例 3.5.2 试用集成译码器设计一个全加器。解 COCISiAiBiCi-1Ci(2)函数的标准与非-与非式选 3 线 8 线译码器 74LS13874LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA 1(3)确认表达式AiBiCi-1(4)画连线图&Ci&Si第65页/共95页3.7 组合电路中的竞争冒险组合电路中的竞争冒险3.7.1 竞争冒险的概念及其产生原因一、竞争冒险的概念 在组合逻辑电路中，当输入信号改变状
36、态时，输出端可能出现虚假信号 过渡干扰脉冲的现象，叫做竞争冒险。二、产生竞争冒险的原因1.原因分析&ABY0110ABY 信号 A、B 不可能突变，需要经历一段极短的过渡时间。而门电路的传输时间也各不相同，故当A、B同时改变状态时可能在输出端产生虚假信号。第66页/共95页2.电路举例&Y3&Y1&Y2&Y0A1B1 2 位二进制译码器 假设信号 A 的变化规律如表中所示A B0 00 11 01 11 11 00 10 010000001产生干扰脉冲的时间：第67页/共95页3.7.2 消除竞争冒险的方法一、引入封锁脉冲&Y3&Y1&Y2&Y0A1B1P1ABP1二、引入选通脉冲P2P2存在
37、的问题：对封锁脉冲和选通脉冲的宽度和产生时间有严格的要求。三、接入滤波电容CfCf导致输出波形的边沿变坏。第68页/共95页四、修改逻辑设计增加冗余项3.7.2 消除竞争冒险的方法&ABCAG1G2G4G3Y&G5ABC010001 11 1011100100例如：由于修改设计方案得当，收到了较好的效果。第69页/共95页第三章 小结小结一、组合逻辑电路的特点一、组合逻辑电路的特点 组合逻辑电路是由各种门电路组成的没有记忆功能的电路。它的特点是任一时刻的输出信号只取决于该时刻的输入信号，而与电路原来所处的状态无关。逻辑图逻辑表达式化简真值表说明功能二、组合逻辑电路的分析方法二、组合逻辑电路的分
38、析方法 三、组合逻辑电路的设计方法三、组合逻辑电路的设计方法 逻辑抽象列真值表写表达式化简或变换画逻辑图第70页/共95页 练习 写出图中所示电路的逻辑表达式，说明其功能ABY1111 解 1.逐级写出输出逻辑表达式2.化简3.列真值表0 00 11 01 110014.功能 输入信号相同时输出为1，否则为0 同或。第71页/共95页四、常用中规模集成组合逻辑电路四、常用中规模集成组合逻辑电路 1.加法器：实现两组多位二进制数相加的电路。根据进位方式不同，可分为串行进位加法器和超前进位加法器。2.数值比较器：比较两组多位二进制数大小的电路。集成芯片：74LS183（TTL）、C661（CMOS
39、）双全加器两片双全加器（如74LS183）四位串行进位加法器74283、74LS283（TTL）CC4008（CMOS）四位二进制超前进位加法器集成芯片：7485、74L 85（TTL）CC14585、C663（CMOS）四位数值比较器第72页/共95页3.编码器：将输入的电平信号编成二进制代码的电路。主要包括二进制编码器、二 十进制编码器和优先编码器等。4.译码器：将输入的二进制代码译成相应的电平信号。主要包括二进制译码器、二 十进制译码器和显示译码器等。集成芯片：74148、74LS148、74LS348（TTL）8 线 3 线优先编码器74147、74LS147（TTL）10 线 4 线
40、优先编码器集成芯片：74LS138（TTL）3线 8线译码器（二进制译码器）7442、74LS42（TTL）4线 10线译码器74247、74LS247（TTL）共阳极显示译码器7448、74248、7449、74249等（TTL）共阴极显示译码器第73页/共95页5.数据选择器：在地址码的控制下，在同一时间内从多路输入信号中选择相应的一路信号输出的电路。常用于数据传输中的并-串转换。集成芯片：74151、74LS15174251、74LS251（TTL）8 选 1 数据选择器6.数据分配器：在地址码的控制下，将一路输入信号传送到多个输出端的任何一个输出端的电路。常用于数据传输中的串-并转换。
41、集成芯片：无专用芯片，可用二进制集成译码器实现。第74页/共95页练习 用二-十进制编码器、译码器、发光二极管七段显示器，组成一个 1 数码显示电路。当 0 9 十个输入端中某一个接地时，显示相应数码。选择合适的器件，画出连线图。YaA3A2A1A0+VCC74LS48显示显示译码器译码器YbYcYdYeYfYg共阴共阴 解 1111+VCCY3Y2Y1Y074LS14710线线-4线线编码器编码器I0I1I9+VCCS0S1S9第75页/共95页五、用中规模集成电路实现组合逻辑函数五、用中规模集成电路实现组合逻辑函数1.数据选择器：为多输入单输出的组合逻辑电路，在输入数据都为 1 时，它的输
42、出表达式为地址变量的全部最小项之和，适用于实现单输出组合逻辑函数。2.二进制译码器：输出端提供了输入变量的全部最小项，而且每一个输出端对应一个最小项，因此，二进制译码器辅以门电路（与非门）后，适合用于实现单输出或多输出的组合逻辑函数。第76页/共95页六、只读存储器（六、只读存储器（ROMROM）1.功能：用于存放固定不变的数据，存储内容不能随 意改写。工作时，只能根据地址码读出数据。2.特点：工作可靠，断电后，数据不会丢失。3.分类：固定 ROM（掩模 ROM）和可编程 ROM（PROM）包括 EPROM（电写入紫外线擦除）和 E2PROM（电写入电擦除）。PROM都要用专用的编程器对芯片进
43、行编程。七、竞争和冒险七、竞争和冒险 当门电路的两个输入信号同时向相反方向变化时，输出端可能出现干扰脉冲。消除方法：加封锁脉冲、加选通脉冲、接滤波电容、修改逻辑设计等。第77页/共95页例例1 1：设计一个三变量奇偶检验器。设计一个三变量奇偶检验器。要求要求:当输入变量当输入变量A A、B B、C C中有奇数个同时中有奇数个同时为为“1”1”时，输出为时，输出为“1”1”，否则为，否则为“0”0”。用。用“与非与非”门实现。门实现。(1)1)列真值表列真值表(2)(2)写出逻辑表达式写出逻辑表达式取 Y=“1”(或Y=“0”)列逻辑式取 Y=“1”对应于Y=1，若输入变量为若输入变量为“1”1
44、”，则取输入变量本身则取输入变量本身(如如 A A)；若输入变量为若输入变量为“0”0”则取则取其反变量其反变量(如如 A A)。0 0 0 0 A A B B C Y Y0 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1第78页/共95页(3)(3)用用“与非与非”门构成逻辑电门构成逻辑电路路在一种组合中，各输入变量之间是在一种组合中，各输入变量之间是“与与”关系关系各组合之间是各组合之间是“或或”关关系系ABC00100111101111由卡图诺可知，该函数不可化简。由卡图诺可知，该函数不可化简。0 0 0 0 A A B B C Y Y0
45、0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1第79页/共95页(4)(4)逻辑图逻辑图YCBA01100111110&1010第80页/共95页3.6 只读存储器只读存储器（ROM）分类掩模 ROM可编程 ROM（PROM Programmable ROM）可擦除可编程 ROM（EPROM Erasable PROM）说明:掩模 ROMPROM生产过程中在掩模板控制下写入，内容固定，不能更改内容可由用户编好后写入，一经写入不能更改紫外光擦除（约二十分钟）EPROM存储数据可以更改，但改写麻烦，工作时只读EEPROM 或或 E2PROM电擦除（几
46、十毫秒）第81页/共95页3.6.1 ROM 的结构和工作原理1.基本结构一、ROM 的结构示意图地址输入数据输出 n 位地址 b b 位数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12nb ROM最高位最低位第82页/共95页2.内部结构示意图存储单元数据输出字线位线地址译码器ROM 存储容量=字线数 位线数=2n b（位）地址输入0单元1单元i 单元2n-1单元D0D1Db-1A0A1An-1W0W1WiW2n-1第83页/共95页3.逻辑结构示意图(1)中、大规模集成电路中逻辑图简化画法的约定连上且为硬连接，不能通过编程改变编程连接，可以通过编程将其断开断开A BD
47、CABDY&ABCY1与门或门 第84页/共95页AY=AY=AAZ=AY=AAYA1A1YA1YZ缓冲器同相输出反相输出互补输出第85页/共95页(2)逻辑结构示意图m0A0A1An-1m1mim2n-1译译码码器器Z0(D0)或门或门Z1(D1)或门或门Zb-1(Db-1)或门或门2n个与门构成 n 位二进制译码器,输出2n 个最小项。.n个输入变量b 个输出函数或门阵列与门阵列第86页/共95页W0(m0)W2(m2)D 0=W0+W2=m0+m2二、ROM 的基本工作原理1.电路组成二极管或门二极管与门W0(m0)+VCC1A111A01VccEND3END2END1END0D3 D2
48、 D1 D0 W0(m0)W1(m1)W2(m2)W3(m3)与门阵列(译码器)或门阵列(编码器)位线字线输出缓冲第87页/共95页2.工作原理输出信号的逻辑表达式1A111A01VccEND3END2END1END0D3 D2 D1 D0 W0(m0)W1(m1)W2(m2)W3(m3)与门阵列(译码器)或门阵列(编码器)位线输出缓冲字线字线：位线：第88页/共95页输出信号的真值表0 00 11 01 10 1 0 1A1 A0D3 D2 D1 D01 0 1 00 1 1 11 1 1 03.功能说明(1)存储器(2)函数发生器地址存储数据输入变量输出函数(3)译码编码字线编码0 1 0
49、 11 0 1 00 1 1 11 1 1 0A1 A00 00 11 01 1输入变量输出函数第89页/共95页3.6.2 ROM 应用举例及容量扩展一、ROM 应用举例用 ROM 实现以下逻辑函数例 3.6.2Y1=m(2,3,4,5,8,9,14,15）Y2=m(6,7,10,11,14,15）Y3=m(0,3,6,9,12,15）Y4=m(7,11,13,14,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1译码器编码器第90页/共95页二、ROM 容量扩展1.存储容量存储器存储数据的能力，为存储器含存储单元的总位数。存
50、储容量 =字数 位数字 word位 bit1k 1:1024 个字 每个字 1 位 存储容量 1 k1k 4:1024 个字 每个字 4 位 存储容量 4 k256 8:256 个字 每个字 8 位 存储容量 2 k64 k 16:64 k 个字 每个字 16 位 存储容量 1024（1M）2.存储容量与地址位数的关系存储容量 256 48 位地址256=284 位数据输出存储容量 8k 88k=8 210=21313 位地址8 位数据输出第91页/共95页3.常用 EPROM2764：27128：A0 A128k 8 (64k)13 位地址输入：8 位数据输出：O0 O7输出使能端1 输出呈