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1、第三章第三章 作业解答作业解答思考题思考题3.2 组合逻辑电路如图所示。组合逻辑电路如图所示。（1）写出函数）写出函数F的表达示。的表达示。（2）将函数）将函数F化为最简与或式，并用与非门实化为最简与或式，并用与非门实现之。现之。解解：（：（1）（2）将函数）将函数F化化简为简为最最简简与或表达式，并用与与或表达式，并用与非非门实现门实现习题习题3.1 组合电路的逻辑框图如习题组合电路的逻辑框图如习题3.1图（图（a）所示。电路要求如下：所示。电路要求如下：（1）当变量）当变量A1A0表示的二进制数表示的二进制数B1B 0表表示的二进制数时，函数示的二进制数时，函数F1=1，否则为，否则为0。
2、解：（解：（1）根据题目对输入、输出变量提出的）根据题目对输入、输出变量提出的要求，列写真值表如下表所示。要求，列写真值表如下表所示。输 入输 出 A1 A0 B1 B0 F1 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1（2）由真）由真值值表，作函数卡表，作函数卡诺图诺图如如图图所示。所示。B1B0A1A000110110
3、001101101111111111000000（3）卡）卡诺图诺图化化简简函数，得到最函数，得到最简简与或式与或式&F习题习题3.2 用与非门设计四变量的多数表决电路。用与非门设计四变量的多数表决电路。设输出为设输出为F，当输入变量，当输入变量A、B、C、D有有3个或个或3个以上为个以上为1时输出为时输出为1，输入为其它状态时输，输入为其它状态时输出为出为0。解：（解：（1）根据题意确定输入变量为）根据题意确定输入变量为ABCD，设输出变量设输出变量F。（2）根据题目对输入、输出变量提出的要求，）根据题目对输入、输出变量提出的要求，列写真值表如下表所示。列写真值表如下表所示。真真值值表表输输
4、 入入输输 出出A B C DF0 0 0 000 0 0 100 0 1 000 0 1 100 1 0 000 1 0 100 1 1 000 1 1 111 0 0 001 0 0 101 0 1 001 0 1 111 1 0 001 1 0 111 1 1 011 1 1 11（3）由真值表，作函数）由真值表，作函数卡诺图如图所示卡诺图如图所示 卡卡诺图诺图化化简简函数，得到最函数，得到最简简与或式，与或式，经经函数函数变变换换求与非求与非-与非式：与非式：F=ABC+ABD+ACD+BCD =（4）由与非）由与非-与非表达式画出逻辑图如图所示与非表达式画出逻辑图如图所示 习题习题3
5、.3 一个一个组组合合逻辑电逻辑电路有两个控制信号路有两个控制信号C1和和C2，要求：，要求：（1）C1C2=00时时，（2）C1C2=01时时，（3）C1C2=10时时，（4）C1C2=11时时，试设计试设计符合上述要求的符合上述要求的逻辑电逻辑电路（器件不限）。路（器件不限）。解：题目中要求控制信号对不同功能进行选择，解：题目中要求控制信号对不同功能进行选择，故选用数据选择器实现，分析设计要求，得到故选用数据选择器实现，分析设计要求，得到逻辑表达式：逻辑表达式：4选选1数据选择器的逻辑表达式：数据选择器的逻辑表达式：对照上述两个表达式，得出数据选择器的连接对照上述两个表达式，得出数据选择器
6、的连接方式为：方式为：A0=C1，A1=C2，根据数据选择器的连接方程，得到电路如图所示。根据数据选择器的连接方程，得到电路如图所示。习题习题3.6 试分析习题试分析习题3.6图电路中当图电路中当A、B、C、D单独一个改变状态时是否存在竞争冒险现象？单独一个改变状态时是否存在竞争冒险现象？如果存在竞争冒险现象，那么都发生在其他变如果存在竞争冒险现象，那么都发生在其他变量为何种取值的情况下？量为何种取值的情况下？解：根据已知解：根据已知电电路列写路列写逻辑逻辑表达式如下：表达式如下：F=判断是否存在判断是否存在竞竞争冒争冒险现险现象，就是判象，就是判别别表达式表达式中是否存在中是否存在或或判断判
7、断结论结论如下：如下：（1）当）当BCD=011时时，表达式中存在，表达式中存在的情况，的情况，电电路会出路会出现竞现竞争冒争冒险现险现象。象。的情况，的情况，电电路会出路会出现竞现竞争冒争冒险现险现象。象。（3）当）当AC=01时时，表达式中存在，表达式中存在的情况，的情况，电电路会出路会出现竞现竞争冒争冒险现险现象。象。（2）当）当BD=10或或ABD=011时时，表达式中存在，表达式中存在习题习题3.11 用用VHDL行为描述语言设计一个行为描述语言设计一个3线线8线译码器。线译码器。解：解：3-8线译码器的文件名为线译码器的文件名为xiti3_11.vhd，输入信号定义为输入信号定义为
8、inp（2）inp（0）；输出）；输出信号定义为信号定义为outp（7）outp（0），高有），高有效输出。效输出。LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_unsigned.all;ENTITY xiti3_11 IS PORT(inp:in std_logic_vector(2 downto 0);outp:out bit_vector(7 downto 0);END xiti3_11;ARCHITECTURE behave OF xiti3_11 ISBEGIN outp(0)=1 WHEN inp=000 E
9、LSE 0;outp(1)=1 WHEN inp=001 ELSE 0;outp(2)=1 WHEN inp=010 ELSE 0;outp(3)=1 WHEN inp=011 ELSE 0;outp(4)=1 WHEN inp=100 ELSE 0;outp(5)=1 WHEN inp=101 ELSE 0;outp(6)=1 WHEN inp=110 ELSE 0;outp(7)outputoutputoutputoutputoutputoutputoutputoutput=01111111;end case;end process;end rtl1;Library ieee;use ie
10、ee.std_logic_1164.all;entity dff1 is port(clk,d:in std_logic;q:out std_logic);end;architecture rtl of dff1 isbegin process(clk)begin if(clkevent and clk=1)then q=d;end if;end process;end rtl;D触发器触发器CLRJ QK异步复位异步复位JK触发器触发器Library ieee;Use ieee.std_logic_1164.all;Entity JK isPort(clk,j,k,clr:in std_lo
11、gic;q:out std_logic);End jk;答案一：答案一：Architecture jk_behave of jk isSignal q_s:std_logic;Begin process(clk,clr,j,k)begin if(clr=0)then q_s=0;elsif(clkevent and clk=1)then if(j=0)and(k=1)then q_s=0;elsif(j=1)and(k=0)then q_s=1;elsif(j=1)and(k=1)then q_s=not q_s;end if;end if;q=q_s end process;End jk_b
12、ehave;答案二：答案二：Library ieee;Use ieee.std_logic_1164.all;Entity JK isPort(clk,j,k,clr:in std_logic;q:out std_logic);End jk;Architecture jk_behave of jk isBegin process(clk,clr)begin if(clr=0)then q_s=0;elsif(clkevent and clk=1)then q_s=（j and not q_s)or(not k and q_s);end if;end process;End jk_behave;