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EDA技术技术31 综合设计综合设计七段数七段数码管驱码管驱动电路动电路计数器计数器时序控时序控制电路制电路锁存器锁存器使使能能清清零零锁存控制信号锁存控制信号扫描信号扫描信号实验八 综合设计（1）带有使能、清零的十进制计数器）带有使能、清零的十进制计数器counter（2）上升沿锁存的四位锁存器）上升沿锁存的四位锁存器reg（3）七段数码管译码器）七段数码管译码器seg（4）七段数码管扫描电路）七段数码管扫描电路segr（5）时序控制电路）时序控制电路timer（6）顶层设计）顶层设计top实验八 综合设计新建工程新建工程设计输入设计输入编译编译仿真仿真管脚绑定管脚绑定下载验证等全部过程。下载验证等全部过程。端口名端口名Clk_1hzClk_inClk_1kDig3.0Seg6.0方向方向InInOutOutOut电路图上标号电路图上标号KEY8KEY7KEY6DIG0DIG3SEG0SEG7FPGA管脚号管脚号P17P18R17连线连线接接1hz接待测信号接待测信号改变位置，改变位置，观察七段数观察七段数码管的变化码管的变化接接1024hz七段数码管的位七段数码管的位选选七段数码管的段七段数码管的段选选SEG0F10SEG1E11SEG2F12SEG3C12SEG4D12SEG5E13SEG6C14DIG0H15DIG1E14DIG2A18DIG3D16谢谢！