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1、第1章FPGA系统设计基础内容提要n本章介绍了可编程逻辑器件的编程器件工作原理，可编程逻辑器件的基本结构和电路表示方法，现代数字系统的设计方法，优秀FPGA设计的重要特征，可编程逻辑器件的一般设计流程，基于MAX十plus的设计流程，基于Quartus的设计流程，基于ISE的设计流程，Altera的可编程逻辑器件设计工具，Xilinx的可编程逻辑器件设计工具。知识要点 n可编程逻辑器件nFPGAn设计方法n设计流程n设计工具。教学建议 n本章的重点是掌握现代数字系统的设计方法和FPGA设计流程的概念。建议学时数为24学时。FPGA的设计方法和设计流程，需要通过实际的设计过程加深理解。注意不同设
2、计工具的特点，注意不同设计工具的设计流程的相同点和不同点。FPGA设计工具的使用需要在以后章节中进行学习。1.1可编程逻辑器件基础 n1.1.1 概述n可编程逻辑器件（Programmable Logic Device，简称为 PLD）是20世纪70年代发展起来的一种新型逻辑器件，是目前数字系统设计的主要硬件基础。目前生产和使用的PLD产品主要有PROM、现场可编程逻辑阵列 FPLA（Field Programmable Logic Array）、可编程阵列逻辑 PAL（Programmable Array Logic）、通用阵列逻辑 GAL（Generic Array Logic）、可擦除的
3、可编程逻辑器件EPLD（Erasable Programmable Logic Device）、复杂可编程逻辑器件CPLD（Complex Programmable Logic Device）、现场可编程门阵列 FPGA（Field Programmable Gate Array）等几种类型。其中EPLD、CPLD、FPGA的集成度较高，属于高密度PLD。1.1.1 概述n可编程只读存储器PROM（包括EPROM、EEPROM）其内部结构是由“与阵列”和“或阵列”组成。它可以用来实现任何以“积之和”形式表示的各种组合逻辑。n可编程逻辑阵列PLA是一种基于“与一或阵列”的一次性编程器件，由于器件
4、内部的资源利用率低，现已不常使用。n可编程阵列逻辑PAL也是一种基于“与一或阵列”的一次性编程器件组成。PAL具有多种的输出结构形式，在数字逻辑设计上具有一定的灵活性。n通用可编程阵列逻辑 GAL是一种电可擦写、可重复编程、可设置加密位的PLD器件。GAL器件有一个可编程的输出逻辑宏单元OLMC，通过对OLMC配置可以得到多种形式的输出和反馈。比较有代表性的 GAL芯片是 GAL16V8、GAL20V8和 GAL22V10，这几种GAL几乎能够仿真所有类型的PAL器件，并具有100的兼容性。n可擦除的可编程逻辑器件EPLD的基本逻辑单位是宏单元，它由可编程的与一或阵列、可编程寄存器和可编程 I
5、O 3部分组成。由于EPLD特有的宏单元结构、大量增加的输出宏单元数和大的与阵列，使其在一块芯片内能够更灵活性的实现较多的逻辑功能 n复杂可编程逻辑器件CPLD是EPLD的改进型器件，一般情况下，CPLD器件至少包含3种结构：可编程逻辑宏单元、可编程IO单元和可编程内部连线。部分CPLD器件还集成了RAM、FIFO或双口RAM等存储器，以适应DSP应用设计的要求。n现场可编程门阵列FPGA在结构上由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块，来实现一定的逻辑功能。FPGA的功能由逻辑结构的配置数据决定，在工作时，这些配置数据存放在片内的SRAM或者熔丝图上。使用SRAM的FPGA
6、器件，在工作前需要从芯片外部加载配置数据，这些配置数据可以存放在片外的EPROM或其他存储体上，人们可以控制加载过程，在现场修改器件的逻辑功能。1.1.2 可编程逻辑器件的编程器件工作原理n可编程逻辑器件按照编程工艺又可分为4个种类：（l）熔丝（Fuse）或反熔丝（Antifuse）编程器件；(2)UEPROM编程器件；（3）EEPROM编程器件；（4）SRAM编程器件。前3类器件称为非易失性器件，它们在编程后，配置数据保持在器件上；第4类器件为易失性器件，每次掉电后配置数据会丢失，因而在每次上电时需要重新进行数据配置。1.可编程只读存储器（可编程只读存储器（PROM）n熔丝（Fuse）或反熔
7、丝（Antifuse）编程器件采用PROM结构。PROM的总体结构与掩模ROM相同，所不同的是在出厂时已经在存储矩阵的所有交叉点上全部制作了存储元件。存储元件通常有两种电路形式：一种是由二极管组成的结破坏型电路；另一种是由晶体三极管组成的熔丝型电路，结构示意图如图1.1.1所示。图1.1.1 PROM 结构示意图n在结破坏型PROM中，每个存储单元都有两个对接的二极管。这两个二极管将字线与位线断开，相当于每个存储单元都存有信息“0”。如果将某个单元的字线和位线接通，即将该单元改写为“1”，需要在其位线和字线之间加100mA150mA电流，击穿D1（使D1的 PN结短路）。这样，该单元就被改写为
8、“1”。n在熔丝型可编程只读存储器中，存储矩阵的每个存储单元都有一个晶体三极管。该三极管的基极和字线相连，发射极通过一段镍铬熔丝和位线相连。在正常工作电流下，熔丝不会烧断，这样每个存储单元都有一个PN结，表示该单元存有信息“1”。但是，如果在某个存储单元的字线和位线之间通过几倍的工作电流，该单元的熔丝立刻会被烧断。这时字线、位线断开，该单元被改写为“0”。nPROM的存储单元一旦由“0”改写为“1”或由“1”改写为“0”，就变成固定结构，因此只能进行一次编程。所以可编程只读存储器（PROM）也称为一次可编程只读存储器。n在产品的开发设计过程中，设计人员可以通过编程器将所需内容（程序和数据）自行
9、写入PROM中得到所要求的ROM。2.可擦除的可编程只读存储器（可擦除的可编程只读存储器（EPROM）n最早研究成功并投入使用的EPROM是用紫外线照射进行擦除的，并被称之为EPROM。因此，现在一提到EPROM就是指的这种用紫外线擦除的可编程 ROM（Ultra-Violet Erasable Programmable Read-Only Memory，简称 UVEPROM）。nEPROM采用MOS型电路结构，其存储单元通常由叠栅型MOS管组成。叠栅型MOS管通常采用增强型场效应管结构。叠栅注入 MOS管（Stacked-gate Injection Metal-Oxide-Semicond
10、uctor，简称SIMOS管）的结构原理图和符号如图1.1.2所示。n图1.1.2 SIMOS管 的结构原理图和符号n以叠栅NMOS管为例，图中叠栅型MOS管有两个重叠的栅极：一个在上面，称为控制栅，其作用与普通MOS管的栅极相似；另一个埋在二氧化硅绝缘层内，称为浮置栅。如果浮置栅上没有电荷，叠栅MOS管的工作原理就与普通MOS管相似。当控制栅上的电压大于它的开启电压时，即在栅极加上正常的高电平信号时，漏源之间可以有电流产生，SIMOS管导通。如果浮置栅上有电子，这些电子产生负电场。这时要使管子导通，控制栅必须加较大正电压，以克服负电场的影响。换句话说，如果浮置栅上有电子，管子的开启电压就会增
11、加，在栅极加上正常的高电平信号时SIMOS管将不会导通。n浮置栅上的电荷是靠漏源及栅源之间同时加一较大电压（例如 2025V编程电压，正常工作电压只有5V）而产生的。当源极接地时，漏极的大电压使漏源之间形成沟道。沟道内的电子在漏源间强电场的作用下获得足够的能量。同时借助于控制栅正电压的吸引，一部分电子穿过二氧化硅薄层进入浮置栅。当高压电源（例如2025V编程电压）去掉后，由于浮置栅被绝缘层包围，它所获得的电子很难泄漏，因此可以长期保存。浮置栅上注入了电荷的SIMOS管相当于写入了数据“1”，未注入电荷的相当于存入了数据“0”。n当浮置栅带上电子后，如果要想擦去浮置栅上的电子，可采用强紫外线或x
12、射线对叠栅进行照射，当浮置栅上的电子获得足够的能量后，就会穿过绝缘层返回到衬底中去 3.电信号擦除的可编程电信号擦除的可编程ROM（EEPROM）nEEPROM（也有写成E2PROM）是一种可以用电信号擦除和改写的可编程ROM。EEPROM的擦除和改写电流很小，在普通工作电源条件下即可进行，擦除时不需要将器件从系统上拆卸下来。EEPROM不仅可以整体擦除存储单元内容，还可进行逐字擦除和逐字改写。nEEPROM的电路结构与UVEPROM的主要区别是构成存储单元的MOS管的结构不同。EEPROM的存储单元采用浮置栅型场效应管（Floating gate Tunnel Oxide，简称 Flotox
13、管），其结构如图1.1.3所示，Flotox管也属于N沟道增强型的MOS管。这种场效应管有两个浮置栅，漏极上方有一个隧道二极管。在第二栅极与漏极之间电压Vg提供的电场作用下，漏极电荷通过隧道二极管流向第一浮栅，使管子导通，起到编程作用。若Vg的极性相反，浮栅上的电荷将反向流入漏极，起到擦除作用。由于编程和擦除所需电流极小，因此Vg可采用芯片的普通工作电源。EEPROM的存储单元如图1.1.4所示。EEPROM具有ROM的非易失性，也可以像RAM一样随机的进行读写，每个存储单元可以重复进行1万次改写，存储的信息可以保留20年。问题是擦、写的时间较长。图1.1.3 Flotox管的结构和符号 图1
14、.1.4 EEPROM的存储单元4.快闪存储器（快闪存储器（Flash Memory）n快闪存储器也是一种电信号擦除的可编程ROM。快闪存储器采用了一种类似于EPROM的单管叠栅结构的存储单元，结构示意图如图1.1.5所示。图1.1.5 快闪存储器中的叠栅MOS管和符号 图1.1.6 快闪存储器的存储单元n快闪存储器采用的叠栅MOS管的结构与EPROM中的SIMOS管极为相似，两者最大的区别是浮置栅与衬底间氧化层的厚度不同。在EPROM中这个氧化层的厚度一般为3040m，而在快闪存储器中仅为1015m。而且浮栅与源区重叠的部分是由源区的横向扩散形成的，面积极小，因而浮置栅一源区间的电容要比浮置
15、栅一控制栅间的电容小得多。n快闪存储器的存储单元如图1.1.6所示。在读出状态下，字线给出十5V的逻辑高电平，存储单元公共端 Vss为 0电平。如果浮置栅上没有充电，则叠栅MOS管导通，位线上输出低电平；如果浮置栅上充有负电荷，则叠栅MOS管截止，位线上输出高电平。n快闪存储器的写入方法和EPROM相同，即利用雪崩注入的方法使浮栅充电。快闪存储器的擦除操作是利用隧道效应进行的，类似于EEPROM写入 0时的操作。由于片内所有叠栅MOS管的源极是连在一起的，所以全部存储单元同时被擦除，这一点是不同于EEPROM的。5.随机存储器（随机存储器（RAM）n随机存储器也叫随机读写存储器，简称RAM。在
16、RAM工作时可以随时从任何一个指定地址读出数据，也可以随时将数据写入任何一个指定的存储单元中去。它的优点是读、写方便，使用灵活。缺点是一旦断电以后所存储的数据将随之丢失，即存在数据易失性的问题。RAM电路通常由存储矩阵、地址译码器和读写控制电路（也叫输入输出电路）几部分组成，电路结构框图如图1.1.7所示。图1.1.7 RAM的电路结构框图n存储矩阵由许多存储单元排列而成，每个存储单元能存储1位二进制数据（1或0），在译码器和读写控制电路的控制下既可以写入1或0，又可将所存储的数据读出。n地址译码器将输入的地址代码译成一条字线的输出信号，使连接在这条字线上的存储单元与相应的读写控制电路接通，然
17、后对这些单元进行读或写。n读写控制电路用于对电路的工作状态进行控制，当读写控制信号1时，执行读操作，将存储单元里的内容送至输入输出端（IO）上。当0时，执行写操作，输入输出线上的数据写入存储器中。多数 RAM集成电路是用一根读写控制线控制其读写操作的。但也有些 RAM集成电路是用两个输入端分别进行读和写控制的。n此外在读写控制电路中另加有片选输入端，当时 RAM为正常工作状态；当时所有的输入输出端均为高阻态，不能对 RAM进行读写操作。利用片选输入端可以使多个单片RAM集成电路组合扩展成更大容量的存储器。n输入输出电路通常由三态门组成，由信号及信号控制，实现输入（写人）或输出（读出）功能。nR
18、AM根据存储单元的工作原理的不同又分为静态随机存储器SRAM和动态随机存储器DRAM两大类。n静态随机存储器SRAM的存储单元是在静态触发器的基础上附加控制线或门控管而构成的。它们是靠电路状态的自保功能存储数据的。由于使用的器件不同，静态存储单元又分为MOS型和双极型两种。基本的电路结构如图1.1.8所示。图1.1.8 六管N沟道增强型MOS管组成的静态存储单元 n图1.1.8是用六只N沟道增强型MOS管组成的静态存储单元。其中的T1T4组成基本 RS触发器，用于记忆 1位二值代码。T5和T6是门控管，作模拟开关使用，以控制触发器的Q、/Q和位线Bj、/Bj之间的联系。T5、T6的开关状态由字
19、线Xi的状态决定。Xi1时T5、T6导通，触发器的Q和/Q端与位线Bj、/Bj接通；Xi0时T5、T6截止，触发器与位线之间的联系被切断。T7、T8是每一列存储单元公用的两个门控管，用于和读写缓冲放大器之间的连接。T7、T8的开关状态由列地址译码器的输出Yj来控制，Yj1时导通，Yj0时截止。n存储单元所在的一行和所在的一列伺时被选中以后，Xi1、Yj1、T5、T6、T7、T8均处于导通状态。Q、/Q和位线Bj、/Bj接通。如果这时、1，则读写缓冲放大器的A1接通、A2和A3截止，Q端的状态经A1送到 IO端，实现数据读出。、0，则读写缓冲放大器的A1截止、A2和A3导通，加到 IO端的数据被
20、写入存储单元中。1.1.3 可编程逻辑器件的 基本结构和电路表示方法n1.可编程逻辑器件的基本结构可编程逻辑器件的基本结构n可编程逻辑器件种类较多，不同厂商生产的可编程逻辑器件的结构差别较大。可编程逻辑器件的基本结构由输入缓冲电路、与阵列、或阵列、输出缓冲电路等4部分组成。1.可编程逻辑器件的基本结构n其中输入缓冲电路主要用来对输入信号进行预处理，以适应各种输入情况，例如产生输入变量的原变量和反变量；“与阵列”和“或阵列”是PLD器件的主体，能够有效地实现“积之和”形式的布尔逻辑函数；输出缓冲电路主要用来对输出信号进行处理，用户可以根据需要选择各种灵活的输出方式（组合方式、时序方式），并可将反
21、馈信号送回输入端，以实现复杂的逻辑功能。2.PLD电路的表示方法电路的表示方法 n（1）PLD连接的表示法连接的表示法n PLD中阵列交义点上有3种连接方式：硬线连接、接通连接和断开连接。表示方法如图1.1.10所示，其中硬线连接是固定连接方式，是不可编程的，而接通和断开连接是可编程的。（a）硬线连接 （b）接通连接 (c)断开连接图1.1.9 PLD中阵列交义点上的3种连接方式（2）输入）输入/反馈缓冲单元表示法反馈缓冲单元表示法nPLD的输入缓冲器和反馈缓冲器都采用互补的输出结构，以产生原变量和反变量两个互补的信号，如图1.1.10所示。A是输入，B和C是输出，真值表如表1.1.1所示。A
22、B C010 11 0图1.1.10 PLD缓冲器 表1.1.1 PLD缓冲器真值表 从真值表可见：BA，C （3）PLD与门表示法与门表示法n与阵列是PLD中的基本逻辑阵列，它们由若干个与门组成，每个与门都是多输入、单输出形式。以三输入与门为例，其PLD表示法如图1.1.11所示，图中DA*B*C 图1.1.11 3输入端的PLD与门图1.1.12为4输入端与门电路，PA*B*D。图1.1.13为4输入端与门电路，PA*图1.1.12 4输入端与门图1.1.13 4输入端与门*B*0（4）PLD或门表示法或门表示法n或阵列也是PLD中的基本逻辑阵列，它们由若干个或门组成，每个或门都是多输入、单输出形式。以4输入与门为例，其PLD表示法如图1.1.14所示，图中YP1P3P4 图1.1.14 4输入端的PLD或门n例：一个PLD异或门电路如图1.1.15所示。图中 图1.1.15 PLD异或门连接图