数字电子技术课件.pptx

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1、第一节第一节 计数器计数器按进位方式，分为同步和异步计数器。按进位制，分为模2、模10和任意模计数器。按逻辑功能，分为加法、减法和可逆计数器。按集成度，分为小规模与中规模集成计数器。用来计算输入脉冲数目计数器的分类动画计数器第1页/共69页部分常用集成计数器 第一节第一节 计数器计数器第2页/共69页 四位二进制同步计数器第一节第一节 计数器计数器 四位二进制可逆计数器 中规模异步计数器第3页/共69页一、四位二进制同步计数器一、四位二进制同步计数器（二）四位二进制同步计数器74163（一）四位二进制同步计数器74161（三）74161/74163功能扩展第4页/共69页（一）四位二进制同步计

2、数器（一）四位二进制同步计数器74161 内部由四个主从JK触发器和控制电路构成。逻辑符号 符号输入中R端有效，在此输入为低电平时，输出为0，称之为异步清零。端子输入端用R说明。CORLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3 符号中LD端为有效时，此端引入线为低时，且时钟CP上升沿时，将输入端数字送到输出端。同步预置。D0D1D2D3此端输入信号用LD表示。时钟输入信号用CP表示。当CP上升沿,并且CTT和CTP 有效时，计数器加1计数。CTP、CTT：可作为使能端和多片级联使用。当Q3 Q2 Q1 Q0=1111 时，且CTT等于1时,控制输出端CO输出有效高电平。CO74161

3、RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO第5页/共69页74161外引线功能端排列图（一）四位二进制同步计数器（一）四位二进制同步计数器74161 741611R2CP3D04D15D26D37CTT8GNDUCC 16CO 15Q0 14Q1 13Q2 12Q3 11CTP 10LD 974161功能表功能表 Q3 Q2 Q1 Q0输 入输 出CPRLDCTPCTTD3 D2 D1 D0 0 0 0 0 0 D3 D2 D1 D0 10 D3 D2 D1 D0 保持 11 0 保持 11 0 计数 11 1 1 1)1)异步清除：当R=0=0，输出“00000000”状态，

4、与CP无关。2)2)同步预置：当C=1=1，LD=0=0，在CP上升沿时，输出端反映输入数据的状态。3)3)保持：当R=LD=1=1时，CTP或CTT有一个无效，各触发器均处于保持状态。4)计数：当LD=R=CPT=CTT=1时，按二进制自然码计数。若初态为0000,15个CP后，输出为“1111”，进位CO=CTTQ3Q2Q1Q0=1。第16个CP作用后，输出恢复到0000状态，CO=0。第6页/共69页用VHDL实现74161 LIBRARY IEEEENTITY v74LS161 IS PORT(CP,CR_L,LD_L,CTP,CTT:IN STD_LOGIC;D:IN UNSIGNE

5、D(3 DOWNTO 0);Q:OUT UNSIGNED(3 DOWNTO 0);CO:OUT STD_LOGIC);END v74LS161;ARCHITECTURE v74LS161_arch OF v74LS161 IS SIGNAL IQ:UNSIGNED(3 DOWNTO 0);BEGIN PROCESS(CP,CTT,CR_L)中间信号IQ是为了交换中间数据。如果直接用输出Q，那么定义的输出必须为缓冲而不是输出。（一）四位二进制同步计数器（一）四位二进制同步计数器74161 BEGIN IF CR_L=0 THEN IQ 0);END IF;IF(CPEVENT AND CP=1)

6、THEN IF LD_L=0 THEN IQ=D;ELSIF(CTT AND CTP)=1 THEN IQ=IQ+1 END IF;IF(IQ=15)AND(CTT=1)THEN CO=1;ELSE CO=0;END IF;END IF；Q=IQ;END PROCESS;END v74LS161_arch;CR_L表示清零信号且为低电平有效。CP上升沿有效。第7页/共69页（二）四位二进制同步计数器（二）四位二进制同步计数器74163 74163功能表功能表74161功能表Q3 Q2 Q1 Q0输 入输 出CPRLDCTPCTTD3 D2 D1 D0 0 0 0 0 0 D3 D2 D1 D0

7、 10 D3 D2 D1 D0 保持 11 0 保持 11 0 计数 11 1 1 (1)(1)外引线排列和 74161相同。(2)(2)置数，计数，保持功能与74161相同。(3)(3)清零功能与74161不同。特点：74163采用同步清零方式：当R=0=0时，且当 CP 的上升沿来到时,输出Q0Q1Q2Q3 才全被清零。第8页/共69页CORLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO74163RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO比较比较四位二进制同步计数器四位二进制同步计数器同步预置保持计数7416374161同步预置保持计数异步清零 同步清零第9页/共

8、69页连接成任意模M 的计数器(1)同步预置法同步预置法(2)反馈清零法反馈清零法(3)多次预置法多次预置法(三）三）74161/7416374161/74163功能扩展功能扩展第10页/共69页Q0Q1Q2Q301101 态序表态序表 计数 输 出 N Q3 Q2 Q1 Q0 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1例1:1:设计一个M=10的计数器。方法一:采用后十种状态CO=10(1)(1)同步预置法同步预置法1CO74163RLD

9、CTTCTPCPQ0Q1Q2Q3D0D1D2D3COCORLDCTTCTPCPf1101100110f/10第11页/共69页例2:2:同步预置法设计 M=24 计数器。00011000010000000（24）10=（11000）2需 两 片初态为：0000 0001终态：0001100000001000第12页/共69页连接成任意模M 的计数器(1)同步预置法同步预置法(2)反馈清零法反馈清零法(3)多次预置法多次预置法(三）三）74161/7416374161/74163功能扩展功能扩展第13页/共69页例3:3:分析图示电路的功能。0 0 0 0 01 0 0 0 12 0 0 1 0

10、3 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0 采用741610000011（2 2）反馈清零法）反馈清零法 态序表态序表 N Q3 Q2 Q1 Q0第14页/共69页连接成任意模M 的计数器（1）同步预置法）同步预置法（2）反馈清零法）反馈清零法（3）多次预置法）多次预置法（三）（三）74161/7416374161/74163功能扩展功能扩展 第15页/共69页M=10 计数器 态序表态序表 N Q3 Q2 Q1 Q00 0 0 0 0(3)(3)多次

11、预置法多次预置法例4:分析电路功能。2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 000100011第16页/共69页例5：用VHDL语言设计多次预置的十进制电路。LIBRARY IEEE;USEUSEENTITY COUNT10 IS;PORT(CLK:IN STD_LOGIC;DATE_OUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT10;DATE_OUTCOUNT10CLK第17页/共69页ARCHITECTURE COUNT10_

12、ARC OF COUNT10 IS;BEGIN PROCESS VARIABLE TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN END PROCESS;END COUNT10_ARC;主程序中间变量中间变量TEMP（3）到到TEMP（0）对应输出对应输出Q Q3 3Q Q2 2Q Q1 1Q Q0 0例5：用VHDL语言设计多次预置的十进制电路。WAIT UNTIL CLKEVENT AND CLK=1;IF TEMP=“1111”THEN TEMP=“0000”ELSIF TEMP(2)=0 THEN TEMP(2 DOWNTO 0):=“100”;ELSE

13、 TEMP:=TEMP+1;END IF;DATE_OUT=TEMP;计数到计数到Q Q2 2=0 0状态时，则呈置状态时，则呈置数状态，下一个脉冲到来后，置数状态，下一个脉冲到来后，置Q Q2 2Q Q1 1Q Q0 0=“100100”，Q Q3 3维持不变。维持不变。其它情况按照其它情况按照84218421码计数。码计数。计数到1111状态时，下一个脉冲回到0000状态。第18页/共69页 若干片同步计数器组成同步计数链时，就要利用计数控制端CTT、CTP传递进位信号。（4 4）同步计数器的级联）同步计数器的级联 高位片计数的条件是：只有等低位片输出为全1，其进位输出CO=1时才能使高位

14、片在输入下一个计数脉冲后接收进位信号开始计数，否则只能为保持状态。第19页/共69页三、中规模异步计数器三、中规模异步计数器二、四位二进制可逆计数器二、四位二进制可逆计数器一、四位二进制同步计数器一、四位二进制同步计数器第二节第二节 计数器计数器第20页/共69页3和G3相关联。D A:数据输入，从高位低位。QD QA:数据输出，从高位低位。1.逻辑符号二、四位二进制可逆计数器二、四位二进制可逆计数器74193 R=1时，高电平有效，输出清零。只要DN为高电平有效，UP上升沿到时，加1计数。反之，只要UP 高电平有效，DN上升沿到时，减1计数。即双时钟输入。LD当低电平时，数据从输入到输出，且

15、异步预置。减到最小值时产生借位信号QCB=0 加到最大值时产生进位信号QCC=0CO=0BO=074LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD第21页/共69页74193功能表功能表二、四位二进制可逆计数器二、四位二进制可逆计数器74193 0 0 0 0 1 A B C D 0 0A B C D 加法计数1 0 1 减法计数1 0 1 保持11 0 1 QA QB QC QD输 入UPDN RLDA B C D输 出第22页/共69页 连接成任意模M 的计数器(1)接成接成M16的计数器的计数器2.74193功能扩展二、四位

16、二进制可逆计数器二、四位二进制可逆计数器74193 第23页/共69页74LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例6：用74193设计M=9 计数器。方法一方法一:采用采用异步预置、异步预置、加法计数加法计数（1）接成）接成M16的计数器的计数器 态序表态序表 N QD QC QB QA0110CO=001f0110第24页/共69页74LS19

17、3RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD方法二方法二:采用采用异步预置、异步预置、减减法计数法计数01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0例7 7：用7419374193设计M=9 计数器。态序表态序表N QD QC QB QA（1）接成）接成M16的计数器的计数器1001BO=00f 11001第25页/共69页 连接成任意模M 的计数器(1)接成接成M16的计数器的计数器2.741932.74193功能扩展二、

18、四位二进制可逆计数器二、四位二进制可逆计数器74193 第26页/共69页例8:8:用74193设计M=147 计数器。方法一方法一:采用采用异步清零、异步清零、加加法计数。法计数。M=(147)10=(10010011)2需要两片74193（2）接成）接成M16的计数器的计数器1100100100000000第27页/共69页M=(147)10=(10010011)21001110011001001例9:9:用7419374193设计M=147 计数器（2）接成）接成M16的计数器的计数器方法二方法二:采用采用减法减法计数、计数、异步预置、异步预置、利用利用BO端。端。第28页/共69页三、

19、中规模异步计数器三、中规模异步计数器二、四位二进制可逆计数器二、四位二进制可逆计数器一、四位二进制同步计数器一、四位二进制同步计数器第二节第二节 计数器计数器第29页/共69页(1)触发器A：模2 CPA入QA出(2)触发器B、C、D：模5异步计数器。CPB 入QD QB出1.逻辑符号三、异步计数器三、异步计数器74290QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB S9（1）、S9（2）有效。不管R0（1）、R0（2）是否有效，数据输出端为1001。S9（1）、S9（2）有一个无效。R0

20、（1）、R0（2）输入高电平，数据输出端清零。0000(3(3)计数：当R0（1）、R0（2）及S9（1）、S9（2）有低电平时，且当有CP下降沿时，即可以实现计数。在外部将QA和CPB连接构成8421BCD码计数。f 从CPA入，输出从QD QA出。f 在外部将QD和CPA连接构成5421BCD码计数。f 从CPB入，输出从QAQD QC QB出。f第30页/共69页 0 0 计 数 0 0 0 0 0 0 三、异步计数器三、异步计数器74290输 入 输 出CP R0(1)R0(2)S9(1)S9(2)QA QB QC QD 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1

21、1 0 0 1第31页/共69页QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB例例 1：采用：采用74290 设计M=6计数器。方法一：利用R端00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 001100000 M=6=6 态序表态序表N QA QB QC QD第32页/共69页QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQC例例 2：采用：

22、采用74290 设计M=7计数器。M=7 态序表态序表 N QA QB QC QD 00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法二：利用S 端01101001CPACPB第33页/共69页例例 3：用：用74290 设计M=10计数器。M=10=10 态序表态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用5421码计数fQD74LS290R0（1）CPAR0(

23、1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB第34页/共69页CPA74LS290（2）R0（1）CPACPBR0（2）S9（1）S9（2）QDQAQBQCCPBCPA74LS290（1）R0（1）CPACPBR0（2）S9（1）S9（2）QDQAQBQCCPBQ0Q1Q2Q3Q4Q5Q6Q7例例 4：用：用74290 设计M=88计数器。方法三：采用两片74290级联01第35页/共69页寄存器寄存器移位寄存器移位寄存器单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器第三节第三节 寄存器寄存器用来存放数据一、一、寄存器

24、的分类寄存器的分类第36页/共69页 R=0=0时，表示此信号时，表示此信号为低电平时，四个触发器为低电平时，四个触发器的输出为零，是异步清除。的输出为零，是异步清除。（一）中规模寄存器（一）中规模寄存器74175 四个触发器构成的寄存器。CP信号是时钟，且上升沿有效。1.1.逻辑符号逻辑符号 2.功能功能二、寄存器二、寄存器第37页/共69页 假设4是低位寄存器，1是高位寄存器。由D触发器的特性方程可知：在移位脉冲的作用下，低位触发器的状态送给高位，作为高位的次态输出。左移寄存器第38页/共69页欲存入数码1011：1011采用串行输入 只有一个数据输入端？解决的办法：在 4个移位脉冲的作用

25、下，依次送入数码。左移寄存器：先送高位，后送低位。右移寄存器：先送低位，后送高位。由于该电路为一左移寄存器，数码输入顺序为：1011第39页/共69页欲存入数码1011，即D1D2D3D4=10111011第40页/共69页74LS195RJLDKRLOADCPQ0Q1Q2Q3D0CP Q3JD1D2D3KQ0Q1Q2Q3Q3D0D1D2D32.2.功能功能1.1.逻辑符号逻辑符号（二）（二）四位单向移位寄存器四位单向移位寄存器7419574195(1)清零：信号R=0时,将输出寄存器置“0000”(当低电平时。(2)送数：LOAD=0时（低电平），CP的上升沿到，将输入端数据送到输出，即当R

26、=1，当CP 时，执行并行送数。(3)右移：即当R=1，LOAD=1时，CP上升沿时，将输出端数据向高位移一次，即当CP 时，执行右移：输出Q0由J、K决定,Q0Q1，Q1Q2，Q2Q3。Q3溢出第41页/共69页74195功能表功能表（二）（二）四位单向移位寄存器四位单向移位寄存器74195输 入 输 出0 X X X X X X 0 0 0 0 11 1 0 d0 d3 X X d0 d1 d2 d3 d31 0 0 1 X X X X Q0n Q1n Q2n Q3n Q3n1 1 X X 0 1 Q0n Q0n Q1n Q2n Q2n 1 1 1 X X 0 0 Q0n Q1n Q2n

27、Q2n1 1 X X 1 1 Q0n Q1n Q2n Q2n1 1 X X 1 0 Q0n Q1n Q2n Q2n R CP LOAD D0 D3 J K Q0n+1 Q1n+1 Q2n+1 Q3n+1 Q3n+101Q0第42页/共69页2.2.功能功能1.1.逻辑符号逻辑符号（三）（三）四位双向移位寄存器四位双向移位寄存器74194(1)清零：信号R=0时(当低电平时),将输出寄存器置“0000”,优先级最高。(2)送数：当R=1，MA=MB=1时，当CP 时，即CP的上升沿，将输入端数据送到输出，执行并行送数。(3)保持：MA和MB为低电平时，保持输出状态不变。(4)右移:MA为高,MB

28、为低电平时，且CP的上升沿，将输出端数据向右位移一次，即当R=1，MA=1,MB=0时，当CP 时，执行右移：输出Q0由DSR决定,Q0Q1，Q1Q2，Q2Q3。(5)左移:MA为低,MB为高电平时，且CP的上升沿，将输出端数据向左位移一次，即当R=1，MA=0,MB=1时，当CP 时，执行左移：输出Q3由DSL决定,Q3Q2，Q2Q1，Q1Q0。Q0溢出。CPMB74LS194RCP RMAQ0Q1Q2Q3AMAADSRDSRBCDBDSLCDDSLMBQ0Q1Q2Q3第43页/共69页（三）（三）四位四位双向移位寄存器双向移位寄存器7419474194功能表功能表 输 入 输 出0 X X

29、 X X X X X 0 0 0 0 1 1 X d0 d3 1 1 X d0 d1 d2 d3 1 0 0 X X X X X X Q0n Q1n Q2n Q3n 1 1 X X 0 1 X Q0n Q1n Q2n 1 1 0 X X 0 1 X Q0n Q1n Q2n 1 X X X 1 0 1 Q1n Q2n Q3n 1 1 X X X 1 0 0 Q1n Q2n Q3n 1 X X X X 0 0 X Q0n Q1n Q2n Q2n R CP DSR D0 D3 MB MA DSL Q0n+1 Q1n+1 Q2n+1 Q3n+11010第44页/共69页LIBRARY IEEE USE

30、 IEEE.std_logic_1164.all;ENTITY vshiftreg IS PORT(CP，R，DSR,DSL:IN STD_LOGIC;S:STD_LOGIC_VECTOR(2 DOWNTO 0);-FUNCTION SELECT D:STD_LOGIC_VECTOR(7 DOWNTO 0);-DATA IN Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-DATA OUTEND vshiftreg;ARCHITECTURE vshiftreg_arch OF vshiftreg IS SIGNAL IQ:STD_LOGIC_VECTOR(7 DOWNT

31、O 0);BEGIN 用VHDLVHDL程序实现8 8位移位寄存器 定义一个中间信号IQ（三）（三）四位四位双向移位寄存器双向移位寄存器74194第45页/共69页 PROCESS(CP,R,IQ)BEGIN IF(R=1)THEN IQ 0);-异步清除 ELSIF(CPEVENT AND CP=1)THEN CASE CONV_INTEGER(S)IS WHEN 0=NULL;-保持 WHEN 1=IQ IQ IQ IQ IQ IQ IQ NULL;END CASE;END IF;Q=IQ;END PROCESS;END vshiftreg_arch;R信号为异步清零，不考虑CP信号。用C

32、ONV_INTEGER将S所属数据类型STD_LOGIC_VECTOR转换到整数类型。根据MA、MB、MC的值，用CASE语句描述了8种移位操作。在CASE语句中，用WHEN OTHERS覆盖没有考虑到的值域。“NULL”语句描述无任何操作，即保持原状态。第46页/共69页2.环形计数器环形计数器1.数据转换数据转换3.扭环形计数器扭环形计数器4.分频器分频器（四）寄存器的应用（四）寄存器的应用第47页/共69页1.1.七位串行七位串行并行转换并行转换CPR CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB=Q7 操作 0 0 0 0 0 0 0 0 0 10000000011

33、1并行送数清零1 D0 0 1 1 1 1 1 1 1串行输入1111D001100右移2 D1 D0 0 1 1 1 1 1 11111D1D0010右移串行并行1Q0Q1Q2Q3DSR011MB1Q4Q5Q6Q71111MAMBMA74LS194（1）RCP MAADSRBCDDSLMB74LS194（2）RCP MAADSRBCDDSLMBQ0Q1Q2Q3Q0Q1Q2Q3第48页/共69页74LS194（2）RCP MAADSRBCDDSLMBCP1Q0Q1Q2Q3DSR10MB1Q4Q5Q6Q7MAMBMA串行输出11D0D1D2D3D4D5D674LS194（1）RCP MAADSR

34、BCDDSLMB七位七位并行串行 CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB 操作 1 0 D0 D1 D2 D3 D4 D5 D6 101并行送数启动2 1 0 D0 D1 D2 D3 D4 D5 10右移3 1 1 0 D0 D1 D2 D3 D4 10右移&D6D00D4D2D5D1D3D501D3D1D4D0D2直到Q5Q4 Q3Q2 Q1Q0=111111D01111011重新预置1第49页/共69页例1：用74195构成M=4的环形计数器。2.2.环形计数器环形计数器K1LOADCPQ0Q1Q2Q31Q3J000启动 态序表态序表 Q0 Q1 Q2 Q3注意：

35、（1 1）电路除了有效计数循环外，还有五个无效循环。（2 2）不能自启动，工作时首先在LOAD加启动信号进行预置。74LS195RJLDCP KQ0Q1Q2Q3Q3D0D1D2D3第50页/共69页环形计数器设计环形计数器设计（2）判断触发器个数：计数器的模 n(n为移位寄存器的个数)。（1）连接方法：将移位寄存器的输出Q3反馈到、K输入端。第51页/共69页1 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1例2 2：设计一M=8=8的扭环形计数器。KCPQ0Q1Q2Q3Q3J0000启动 态序表态序表 Q0 Q1 Q2 Q3 0

36、 注意：（1 1）电路除了有效计数循环外，还有一个无效循环。（2 2）不能自启动，工作时首先在R端加启动脉冲信号清零。74LS195RJLDCP KQ0Q1Q2Q3Q3D0D1D2D3第52页/共69页扭环形计数器设计扭环形计数器设计（2）判断触发器个数：计数器的模2 n(n为移位寄存器的位数)。（1）连接方法：将移位寄存器的输出Q3经反相器后反馈到、K输入端。第53页/共69页分频器分频器第54页/共69页第四节第四节 序列码发生器序列码发生器一、反馈型序列码发生器一、反馈型序列码发生器二、计数器型序列码发生器二、计数器型序列码发生器 按一定规则排列的周期性串行二进制码。任意长度的序列码第5

37、5页/共69页1CP0Q0Q1Q2Q3ADSRBCDDSL1&1&CP74LS194RCP MAADSRBCDDSLMBQ0Q1Q2Q3一、反馈型最长线性序列码发生器一、反馈型最长线性序列码发生器 反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。工作在左移操作状态。态序表N Q0 Q1 Q2 Q3 DSL0 0 1 1 1 11 1 1 1 1 02 1 1 1 0 03 1 1 0 0 14 1 0 0 1 15 0 0 1 1 1 在时钟脉冲作用下，Q3输出。在上述序列信号中，110011是一个循环周期，其循环长度S=6。如果由不同的Q端输出，其序列中1和0的排列相同，仅是初始相位

38、不同。第56页/共69页二、计数器型序列码发生器二、计数器型序列码发生器2.2.按要求设计组合输出电路。计数器+组合输出电路（一）电路组成（二）设计过程 1.根据序列码的长度S设计模S计数器，状态可以自定。第57页/共69页例3：设计一产生序列码发生器。第一步：设计计数器（1）序列长度S=12，可以设计模12计数器。（2）选用74161。（3）采用同步预置法。（4）设定有效状态为 QDQCQBQA=01001111。二、计数器型序列码发生器二、计数器型序列码发生器1CO11CPQAQBQCQD00101CO74161RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO第58页/共69页第

39、二步：设计组合电路（1）列出真值表（2）卡诺图化简（3）采用8输入数据选择器实现逻辑函数：二、计数器型序列码发生器二、计数器型序列码发生器QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0QBQAQDQC0001111000011110111100011101XXXXZ第59页/共69页第三步：画电路图 二、计数器型序列码发生器二、计数器型序列码发生器D0=D1=D3=D5=0D2

40、=D6=1D4=QAD7=QA11100001CO11CPQAQBQCQD00101CO74161RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3COZZD7D6D5D4D3D2D1D0A2A1A0S0S74LS151A2A0D2D0A1D7D4D3D1D6D5FF第61页/共69页三、反馈型最长线性序列码发生器三、反馈型最长线性序列码发生器 (m序列码发生器序列码发生器)2.电路组成：移位寄存器+异或反馈电路1.最长线性序列码长度：S=2n-13.设计过程:(1)根据S=2n-1，确定n(2)再查表可得反馈函数 f(Q)(3)画电路图(4)加防全0装置第62页/共69页例4：设计S=7

41、的m序列码发生器。第一步：根据S=2n-1，确定n=3。第二步：查表可得反馈函数：f(Q)=Q2Q3(即74194的DSR=Q1Q2)。第三步：画电路图。第四步：加全0校正项三、反馈型最长线性序列码发生器三、反馈型最长线性序列码发生器 (m序列码发生器序列码发生器)第63页/共69页第五步：画电路图 三、反馈型最长线性序列码发生器三、反馈型最长线性序列码发生器 (m序列码发生器序列码发生器)例4：设计S=7的m序列码发生器。第64页/共69页 数字电子钟是一种直接用数字显示时间的计时装置，一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。第五节第五节 时序模块的应用时

42、序模块的应用电源十位个位秒译码器译码器六进制十进制六十进制显示部分译码部分计数部分十位个位分译码器译码器六进制十进制六十进制十位个位时译码器译码器十二进制分频器晶体振荡器秒基准部分校时电路第65页/共69页 本章讨论了几种常用的时序模块，如计数器、寄存器、移位寄存器以及由它们组成的序列信号发生器等。计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器电路简单。移位寄存器分为左移、右移及双向。小小 结结第66页/共69页 （1）熟练读懂中规模时序模块的功能表；（2）熟练掌握中规模模块电路的功能扩展；（3）具备应用时序模块及组合电路构成给定逻辑功能电路的能力。本章重点本章重点第67页/共69页自我检测：5.3，5.5，5.6，5.10，5.11思考题：5.2，5.4，5.5习题：5.3，5.9，5.15，5.27，5.28，5.29作作 业业第68页/共69页感谢您的观看！第69页/共69页