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1、第5章 时序逻辑电路 时序逻辑电路是一种重要的数字逻辑电路，其特点是电路任何一个时刻的输出状态不仅取决于当时的输入信号，而且与电路的原状态有关，具有记忆功能。构成组合逻辑电路的基本单元是逻辑门，而构成时序逻辑电路的基本单元是触发器。时序逻辑电路在实际中的应用很广泛，数字钟、交通灯、计算机、电梯的控制盘、门铃和防盗报警系统中都能见到。本章主要介绍典型的时序逻辑部件：集成计数器的识别与应用，集成寄存器的识别与应用；时序逻辑电路的分析和设计。第5章 时序逻辑电路本章要点计数器及应用寄存器及应用时序逻辑电路的分析与设计5.1 计数器及应用 计数器在计算机及各种数字仪表中应用广泛，具有记忆输入脉冲个数的
2、功能，还可以实现分频、定时等。5.1.1 任务描述 (1)按图5.1所示连接电路，检查无误后接通电源。(2)闭合开关S，观察发光二极管的发光情况，记录观察到的结果；输入时钟脉冲，再观察发光二极管的发光情况;(3)断开开关S，输入时钟脉冲，观察发光二极管的发光情况；连续输入时钟脉冲，观察发光二极管的发光情况，依次将观察到的结果记录于表5.1。图5.2 S断开，来第2个CP时观察到的现象 图5.1 计数器演示电路5.1.2 计数器的基本功能与分类1.计数器的基本功能 如果将演示过程中的开关S闭合看作是“0”、断开看作 是“1”，用替换S；将发光二极管“亮”看作是“1”、“亮”看作是“0”，用Qn替
3、换对应的发光二极管；则表5.1可 转换为计数器状态转换表，如表5.2所示。输 入输 出对应的十进制数CP1Q3Q2Q10000100000110011120102130113141004151015161106171117表5.2 计数器状态转换表 由表5.2可知，当时钟脉冲（CP1）作为计数脉冲输入时，计数器输出的状态与输入的计数脉冲个数对应的二进制数一致。因此，由计数器的输出状态可判断出输入了多少个计数脉冲，即计数器可以实现计数功能。2.计数器分类 根据触发器的触发方式可分为计数器 根据进位规则不同可分为同步计数器异步计数器二进制计数器十进制计数器任意进制计数器 同步计数器的特点是构成计数
4、器的所有触发器共用同一个时钟脉冲，触发器的状态同时更新，计数速度快；而异步计数的特点是构成计数器的触发器不共用同一个时钟脉冲，所有触发器更新状态的时刻不一致，计数速度相对较慢。在实际应用中，计数器是以集成电路形式存在的，主要有集成二进制计数器、集成十进制计数器两大类，其他进制计数器可由它们通过外电路设计来实现。在每一大类计数器中，又以同步与异步、加计数与可逆计数来细分。注意：5.1.3 二进制计数器及应用 遵循二进制计数规则计数的计数器称为二进制计数器。通常，由4位触发器构成的集成二进制计数器，通过引脚选择可组成二-八-十六进制计数器。在外电路控制下，二进制计数器可实现十进制计数。如果将两个集
5、成二进制计数器级联，还可以实现24进制计数、60进制计数等。1.集成异步二进制计数器 图5.1所示演示电路中所用的74LS197是一个集成异步二进制加计数器，其引脚排列和逻辑符号如图5.3（a）、（b）所示。（a）引脚排列（b）逻辑符号图5.3 集成异步二进制计数器74LS19774LS197的14个引脚中：13脚 是异步清零端；1脚CT/是计数和置数控制端，低电平“0”时置数，高电平“1”时计数；8脚CP0、6脚CP1是2个时钟脉冲输入端，采用下降沿触发；11、3、10、4脚D3D0是并行输入数据端；12、2、9、5脚Q3Q0是计数器输出端；14脚为供电电源端，7脚为接地端。74LS197可
6、以实现二-八-十六进制计数，其功能表如表5.3所示。输 入输 出说 明CPD3D2D1D0Q3Q2Q1Q000000清零10d3 d2d1d0d3 d2d1d0置数11计 数CP0=CP、CP1=Q0，16进制CP1=CP，8 进制CP0=CP、CP1=0/1，2进制表5.3 74LS197的功能表由表5.3可知，74LS197具有如下功能。当13脚 接低电平“0”时，计数器被清零，低电平电压最大值为0.8V。正常使用时，13脚 应接高电平“1”，高电平电压最小值为2V。当1脚CT/接低电平“0”时，计数器置数，将11、3、10、4脚D3D0端等待输入的数据置入计数器。计数器置入数据后，将以置
7、入的数据为起点，开始计数。正常计数时，1脚CT/应接高电平“1”。当8脚CP0接输入的计数脉冲（CP）、6脚CP1接5脚Q0输出时，在CP的下降沿，计数器进行十六进制计数。只有6脚CP1接输入的计数脉冲（CP）时，在CP的下降沿，计数器进行八进制计数。只有8脚CP0接输入的计数脉冲（CP）时，在CP的下降沿，计数器进行二进制计数。2.集成同步二进制计数器 常用的集成同步二进制加计数器有74LS161、74LS163等。74LS161的实物图、引脚排列和逻辑符号如图5.4所示。（a）实物图（b）引脚排列 （c）逻辑符号图5.4 集成同步二进制计数器74LS161 74LS161的16个引脚中：1
8、脚 为异步清零端，9脚 是置数控制端，7脚CTP、10脚CTT是计数器的工作状态控制端；2脚CP是计数脉冲输入端，接计数器内部所有触发器的时钟脉冲输入端，实现触发器状态同步转换；36脚D0D3是并行输入数据端，1114脚Q3Q0是计数器输出端；15脚CO是进位信号输出端，16脚为供电电源端，8脚为接地端。74LS161的功能表如表5.4所示。输 入输 出说 明000000清零10d3 d2d1d0d3 d2d1d0置数1111计 数 1Q3Q1全1时，产生进位110保 持110保 持表5.4 74LS161的功能表由表5.4可知，74LS161具有如下功能。当1脚 接低电平“0”时，计数器被清
9、零，低电平电压最大值为0.8V。正常使用时，1脚 应接高电平“1”，高电平电压最小值为2V。当9脚 接低电平“0”时，计数器置数，将36脚D0D3端等待输入的数据置入计数器。计数器置入数据后，将以置入的数据为起点，开始计数。正常计数时，9脚 应接高电平“1”。7脚CTP、10脚CTT全接高电平“1”时，在CP的上升沿，计数器进行十六进制计数。当Q3Q0全“1”时，产生进位，CO=1。只要7脚CTP、10脚CTT中有一个接低电平“0”，计数器就处于保持状态。74LS163的引脚排列与74LS161没有区别，但采用同步清零方式。即：当 0时，只有在CP上升沿到来时计数器才清零。74LS163的功能
10、表如表5.5所示。表5.5 74LS163的功能表输 入输 出说 明000000清零10d3d2d1d0d3d2d1d0置数1111计 数1Q3Q1全1时，产生进位110保 持110保 持3.二进制计数器的应用 计数器可构成分频电路，又称分频器，主要用来降低信号的频率，是数字系统中常用的电路。分频器的输入信号频率fI与输出信号频率fO之比称为分频比N，N进制计数器可实现N分频。灵活应用计数器，可以实现任意分频，如利用74LS161可以实现16分频、8分频、4分频、2分频，及16以内的任意分频。用74LS161构成的7分频逻辑电路如图5.5（a）所示，输入信号（CP1）与输出信号（CPO）的波形
11、图如图5.5（b）所示。图中，每个CPI作用后，74LS161就加“1”，当输入第7个CPI后，Q2=Q1=Q0=1时，与非门输入全“1”、输出为“0”，计数器立即清零，并重新开始计数。此时，从CPO端输出脉冲宽度为1个CPI周期的负脉冲，从而实现7分频。（a）逻辑电路图（b）波形图 图5.5 二进制计数器74LS161构成的七分频器5.1.4 十进制计数器及应用 遵循十进制计数规则计数的计数器称为十进制计数器。常用的有集成异步十进制加计数器74LS90、集成同步十进制可逆计数器74LS192等。通过引脚选择、外电路控制、多个计数器级联，可用十进制计数器实现任意进制的计数。1.集成异步十进制加
12、计数器74LS9074LS90具有二-五-十进制计数功能，时钟脉冲下降沿到来时，计数器状态改变，其引脚排列和逻辑符号如图5.6（a）、（b）所示。（a）引脚排列（b）逻辑符号 图5.6 集成异步十进制计数器74LS9074LS90的14个引脚中：2脚R0A、3脚R0B是直接复位（清零）端，具有与逻辑关系；6脚S9A、7脚S9B是直接置9端；14脚CP0是二进制计数脉冲输入端，12脚Q0是二进制计数输出端；1脚CP1是五进制计数脉冲输入端，11、8、9脚Q3Q1是五进制计数输出端；5脚为供电电源端，10脚为接地端，4脚、13脚为空脚。表5.6 74LS90功能表输 入输 出说 明CP0 CP1Q
13、3 Q 2 Q 1 Q 010 0 0 0 0清零1 1 0 0 1置900 0Q 0输 出二进制计数 0 Q3Q 2Q 1输 出五进制计数 Q 0Q3Q 2Q 1Q 0输 出8421码十进制计数 Q 3 Q0Q3Q 2Q 1输 出5421码十进制计数74LS90的逻辑功能如表5.6所示。由表5.6可知，74LS90具有如下功能。2脚R0A、3脚R0B接高电平“1”时，计数器被清零，高电平电压最小值为2V。正常使用时，两个引脚中至少有1个应接低电平“0”，低电平电压最大值为0.8V。6脚S9A、7脚S9B接高电平“1”时，计数器置数为9。正常计数时，两个引脚中至少有1个应接低电平“0”。只从1
14、4脚CP0加入计数脉冲时，实现二进制计数；只从1脚CP1加入计数脉冲时，实现五进制计数。从14脚CP0加入计数脉冲、将Q0接到1脚CP1，实现8421码十进制计数；从1脚CP1加入计数脉冲、将Q3接到1脚CP0，实现5421码十进制计数器。2.集成同步十进制可逆计数器74LS192 74LS192的其实物图、引脚排列和逻辑符号如图5.7所示。74LS192的16引脚中：5脚CPU是加计数脉冲输入端，4脚CPD是减计数脉冲输入端；14脚CR是清零端，11脚 是置数控制端；9、10、1、15脚D3D0是并行输入数据端，7、6、2、3脚Q3Q0是计数器输出端；12脚 为进位输出端，13脚 为借位输出
15、端；16脚为供电电源端，8脚为接地端。（a）实物图（b）引脚排列 （c）逻辑符号图5.7 集成同步十进制可逆计数器74LS19274LS192的功能表如表5.7所示。输 入输 出说明CR10000清零00d3 d2d1d0d3 d2d1d0置数0111保 持011加计数011减计数表5.7 74LS192的功能表由表5.7可知，74LS192具有如下功能。当14脚CR接高电平“1”时，计数器被清零，高电平电压最小值为2V。正常使用时，14脚CR应接低电平“0”，低电平电压最大值为0.8V。当11脚 接低电平“0”时，计数器置数，将9、10、1、15脚D3D0端等待输入的数据置入计数器。计数器置
16、入数据后，将以置入的数据为起点，开始计数。正常计数时，9脚 应接高电平“1”。5脚CPU、4脚CPD接高电平“1”时，计数器处于保持状态，输出端数据不改变。4脚CPD接高电平“1”、5脚CPU接计数脉冲，在计数脉冲的上升沿作用下，进行十进制加计数。5脚CPU接高电平“1”、4脚CPD接时钟脉冲，在计数脉冲的上升沿作用下，进行十进制减计数。3.十进制计数器的应用 图5.8所示是用2个集成异步十进制加计数器74LS90组成的六十进制计数器，当计数脉冲的周期为1s时，可作为数字钟的“秒”部分。图中：计数器A的Q2、Q1分别接至R0A、R0B端，当Q2、Q1同时为高电平时，将计数器A清零，实现六进制计
17、数；计数器B为十进制计数器，归零时，触发计数器A开始计数；2个计数器级联，实现六十进制计数。图5.8 两个十进制计数器组成的60进制计数器5.1.5 N进制计数器 在计数脉冲作用下，计数器中循环的状态个数称为计数器的模数，如八进制计数器的模数为8、十六进制计数器的模数为16、十进制计数器的模数为10。所谓N进制计数器是指模数为除二进制、十进制以外任意值的计数器，也称为任意进制计数器，如模数为12的十二进制计数器、模数为60的六十进制计数器等。获得N进制计数器常用的方法有两种：一是用时钟触发器和逻辑门进行设计，设计方法参阅5.3.2；二是利用已有的集成计数器，采用反馈归零或反馈置数的方法来组成。
18、由于采用反馈归零或反馈置数的方法，利用已有的集成计数器组成N进制计数器电路结构非常简单，因此在实际应用中广泛采用。在利用集成计数器具体组成N进制计数器时，根据选用集成计数器的模数不同，应分两种情形来考虑。1.N进制计数器的模数(N)小于集成计数器的模数(M)当N进制计数器的模数小于集成计数器的模数时，用集成计数器组成N进制计数器的基本思路是设法跳过集成计数器M-N个多余的状态。（1）用反馈清零法实现 采用反馈清零法的基本原理是当集成计数器从全0状态（记为S0）开始计数，经过N-1个状态后，设法产生一个清零信号，使集成计数器的下一个状态返回到全0状态，这样就跳过了集成计数器的M-N个多余状态，从
19、而得到N进制计数器。采用反馈清零法时应注意两点，否则很容易发生错误。对异步清零方式的计数器，必须用SN状态产生清零信号。因为计数器一旦进入SN状态使变为低电平后，计数器立刻被清零，SN状态马上又消失了，所以SN状态只在这个极短的过渡过程中出现，而不存在于稳定的状态循环中。对同步清零方式的计数器，由于变为低电平后计数器并不能立刻清零，还要等到下一个有效的CP边沿到达时，计数器才清零变成S0状态，所以必须用SN-1状态产生清零信号。因为计数器一旦进入SN-1状态使变为低电平后，计数器并不立刻被清零，因此SN-1状态也是稳定的状态循环中的一个状态。注意：【例5.1】试利用集成十进制计数器74LS90
20、构成五进制计数器。解：74LS90是异步十进制计数器，R0A、R0B是异步清零端，选择SNS5Q3Q2Q1Q00101时产生清零信号，取R0AR0BQ2nQ0n。S50101只是一个短暂状态，当Q3Q2Q1Q00101时，R0AR0B1，计数器立即清0，实现从0000 0100的五进制计数，电路连接如图5.9所示。图5.9 例5.1的逻辑图【例5.2】试用74LS163设计一个十进制计数器。解：74LS163是同步二进制计数器，是同步清零端，选择SN-1S9Q3Q2Q1Q01001产生清零信号，取 。S91001是一个稳定状态，当Q3Q2Q1Q01001时，0，此时再有一个CP上升沿，计数器被
21、置为0000，实现从00001001的十进制计数，电路连接如图5.10所示。图5.10 例5.2的逻辑图（2）反馈置数法 采用反馈置数法的基本原理是：在集成计数器的M个状态循环中，取任意一个状态（记为S0）为起始状态开始计数，经过N-1个状态以后，设法产生一个预置数信号，将计数器重新置为起始状态，这样就跳过了M-N个状态而得到N进制计数器。采用反馈置数法组成N进制计数器时，也要注意两 点。对异步置数的计数器，必须用SN状态产生置数信号。因为计数器一旦进入SN状态使变为低电平后，计数器立刻被置数，SN状态马上又消失了，所以SN状态只在这个极短的过渡过程中出现，而不存在于稳定的状态循环中。注意：对
22、同步置数的计数器，由于变为低电平后计数器并不能立刻置数，还要等到下一个有效的CP边沿到达时，计数器才置数变为S0状态，所以必须用SN-1状态产生置数信号。因为计数器进入SN-1状态使变为低电平后，计数器并不立刻被置数，因此SM-1状态也是稳定的状态循环中的一个状态。说明：如果所设计的计数器在计数过程中跳过了产生进位输出的状态，那么进位输出端将没有输出信号。如果需要进位信号，必须另外产生。【例5.3】试用集成二进制计数器74LS161设计一个十二进制计数器。解：74LS161是一个同步二进制计数器，是同步置数端，选择SN-1S11Q3Q2Q1Q01011时产生置数信号，取 S111011是一个稳
23、定状态，当Q3Q2Q1Q01011时，0，此时再有一个CP上升沿，计数器被置为0000，实现计数器从00001011的十二进制计数，电路连接如图5.11所示。图5.11 例5.3的逻辑图【例5.4】试用集成十进制计数器74LS192设计一个五进制计数器。解：74LS192是一个同步十进制可逆计数器，是异步置数端，选择SNS5Q3Q2Q1Q0=0101产生置数信号，取 。S5=0101只是一个短暂状态，当Q3Q2Q1Q00101时，0，计数器立即清0，实现从0000 0100的五进制计数，电路连接如图5.12所示：图5.12 例5.4的逻辑图2.N进制计数器的模数(N)大于集成计数器的模数(M)
24、当N进制计数器的模数大于集成计数器的模数时，可以用2个或2个以上的集成计数器级联起来得到一个MM进制计数器，使MMN，然后利用清零法或置数法，将这个MM进制计数器转换成N进制计数器。在N可以分解为两个小于M的因数n1和n2相乘时，也可以先将两个M进制计数器分别改接为n1进制和n2进制的计数器，然后将这两个n1进制计数器和n2进制计数器级联，得到N进制计数器。【例5.5】试用74LS90 组成一个二十三进制计数器。解:用反馈清零法来实现。因为N=23、M=10，所以需要使用2个集成计数器74LS90，标记为C1和C0。先将两组计数器均接成十进制计数器，然后将它们级联接成一百进制计数器。在此基础上
25、，将C1的Q1和C0的Q1、Q0分别接至与门的输入端，与门的输出接C1和C0的清零端R0AR0B。工作时，在第23个计数脉冲作用后，计数器输出为0010 0011状态（十进制数23），C1的Q1与 C0的Q1、Q0同时为1，使与门输出高电平，即计数器C1和C0的清零端R0AR0B为高电平，计数器立即返回到0000 0000状态，从而实现二十三进制计数。其逻辑电路如图5.13所示。状态0010 0011仅在瞬间出现一下。图图5.13 例例5.5的逻辑图的逻辑图【例5.6】试用74LS163构成一个八十二进制计数器。解：74LS163的清零方式为同步清零，即当 =0后，必须要有CP的上升沿才能完成
26、清零。一片74LS163的最大模数N=16，要构成N=82进制计数器，应由两片74LS163芯片C1和C0完成。先将它们级联接成1616=256进制计数器，在此基础上利用与非门反馈和计数器的同步清零功能，在出现81时产生清零信号。由于(81)10=(01010001)2，所以，将高位芯片C1的Q2Q0和低位芯片C0的Q0分别接至与非门的输入端，与非门的输出端接C1和C0的清零端。工作时，在第81个脉冲作用后，计数器输出为01010001，C1的Q2、Q0与 C0的Q0同时为1，使与非门输出为低电平，即C1和C0的=0，当第82个CP作用后，计数器立即返回到0000 0000状态，从而实现八十二
27、进制计数。其逻辑电路如图5.14所示。图图5.14 例例5.6的的逻辑图逻辑图5.2 寄存器及应用 寄存器具有接收数码、存放或传递数码的功能，由触发器和逻辑门组成。其中，触发器用来存放二进制数，逻辑门用来控制二进制数的接收、传送和输出。由于一个触发器只能存放1位二进制数，因此，存放n位二进制数的n位寄存器，需要n个触发器来组成。寄存器有数码寄存器和移位寄存器2种。输入输出方式有并入-并出、并入-串出、串入-并出、串入-串出4种。当寄存器的每一位数码由一个时钟脉冲控制同时接收或输出时，称为并入或并出。而每个时钟脉冲只控制寄存器按顺序逐位移入或移出数码时，称为串入或串出。5.2.1 任务描述(1)
28、按图5.15所示连接电路，检查无误后接通电源。(2)闭合开关S，开关S3、S2、S1、S0处于任意状态，输入单次脉冲，观察发光二极管的发光情况，记录观察到的结果。图5.15 数码寄存器功能演示电路(3)断开开关S、S3、S1，闭合S2、S0，输入单次脉冲，观察发光二极管的发光情况，记录观察到的结果。(4)断开开关S、S2、S0，闭合S3、S1，输入单次脉冲，观察发光二极管的发光情况，记录观察到的结果。(5)断开开关S、S2、S1、S0，闭合S3，输入单次脉冲，观察发光二极管的发光情况，记录观察到的结果。依次将每次操作观察到的结果记录于表5.8。图5.16所示是开关S3、S1断开，S2、S0闭合
29、时观察到的现象。图5.16 S3、S1断开，S2、S0闭合时观察到的现象5.2.2 数码寄存器1.数码寄存器的基本功能如果将演示过程中的开关闭合看作是“0”、断开看作是“1”，用 替换 S、用D3D0替换对应的开关S3S0；将发光二极管“亮”看作是“1”、“不亮”看作是“0”，用Q3Q0替换对应的发光二极管VD3VD0；用“”替换“任意”，“”替换“脉冲上升沿”。则表 5.8可转换为数码寄存器的状态表，如表5.9 所示。表5.9 数码寄存器的状态表CPD3D2D1D0Q3Q2Q1Q0任意00000110101010101010101101110111由表 5.9可知：无论寄存器中原来存储的数码
30、是什么，只要时钟脉冲(CP)上升沿到来，四位待存的数码D3D0就同时被存入，使Q3Q2Q1Q0=D3D2D1D0，并一直保存，直到下一个CP上升沿到来时存入新的数码为止。这个过程也就是数码寄存器接收和寄存数码的过程。当外部电路需要这些数码时，可以直接从输出端Q3Q2Q1Q0读出。因此，数码寄存器的基本逻辑功能是：接收并寄存数码，输出数码。2.集成数码寄存器 图5.15所示的演示电路中所用的 74LS175 是一个集成数码寄存器，其引脚排列和逻辑符号如图 5.17（a）、（b）所示。（a）引脚排列（b）逻辑符号图5.17 集成数码寄存器74LS17574LS175的16个引脚中：1脚 是清零端，
31、用于清除数码寄存器保存的数码，低电平“0”有效，正常使用时应接高电平“1”；9 脚CP是时钟脉冲输入端，上升沿触发；13、12、5、4 脚 D3 D0 是 4 位并行数据输入端，15、10、7、2 脚Q3Q0是并行数码输出端；16脚是供电电源端，8脚是接地端。5.2.3 移位寄存器及应用 移位寄存器除了具有存储数码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的数码能在时钟脉冲作用下依次左移或右移。因此，移位寄存器不仅可以用来寄存数码，而且可以用来实现数码的串行-并行转换。1.集成移位寄存器74LS194 74LS194是一个4位集成双向移位寄存器，其实物图、引脚排列和逻辑符号如图
32、 5.18所示。74LS194的16个引脚中：1脚 是清零端，用于清除移位寄存器保存的数码，低电平“0”有效，正常使用时应接高电平“1”；11脚CP是时钟脉冲输入端，上升沿触发；2 脚DSR是右移串行输入端，接收右移串行输入数码；7 脚DSL是左移串行输入端，接收左移串行输入数码；36脚D0D3是并行数码输入端，在CP上升沿将待寄存的数码输入寄存器；1215（a）实物图 （b）引脚排列 （c）逻辑符号图5.18 4位双向移位寄存器74LS194 脚Q3Q0是的并行输出端，其中Q3兼作串行输出端；10脚 M1、9 脚 M0 是工作模式控制端；16脚是供电电源端，8脚是接地端。74LS194的逻辑
33、功能是数码寄存和移位。数码寄存时，可以串行输入/输出，也可以并行输入/输出。移位时，是右移还是左移由工作模式控制端 M1、M0 的输入决定，具体工作模式选择如表5.10的功能表所示。由表可知：M1M0=01时，右移；M1M0=10时，左移；M1M0=11时，并行输入。表5.10 4位集成移位寄存器74LS194的功能表输 入输 出工作模式CP串行并行Q0n+1Q1n+1Q2n+1Q3n+1M1M0DSLDSRD0D1D2D30000010Q0nQ1nQ2nQ3n111d0d1d2d3d0d1d2d310111Q0nQ1nQ2n10100Q0nQ1nQ2n1101Q1nQ2nQ3n11100Q1
34、nQ2nQ3n0100Q0nQ1nQ2nQ3n2.集成移位寄存器的应用移位寄存器的应用范围很广，可构成移位寄存器型计数器、顺序脉冲发生器、串行累加器，也可用于将串行数据转换为并行数据，或将并行数据转换为串行数据等。（1）移位寄存器型计数器将移位寄存器的输出，以一定方式反馈到串行输入端，可以得到一些电路连接十分简单、编码别具特色、用途极为广泛的移位寄存器型计数器。环形计数器 把n位移位寄存器的串行输出，反馈到串行输入端，就构成了一个具有n种状态的环形计数器。环形计数器常用于产生顺序脉冲，即作为顺序脉冲发生器（又称脉冲分配器）使用。用74LS194构成的4位环形计数器，如图5.19所示。在CP作用
35、下，可以循环移位一个1，也可以循环移位一个0，只要先用启动脉冲将计数器置入有效状态（1000或1110），然后再加CP就可以得到4个状态循环的计数器。环形计数器的优点是电路结构极为简单，输出状态循环移位一个1（或0），在CP脉冲驱动下Q端轮流出现矩形脉冲，可作为脉冲分配器；其缺点是状态利用率低。图5.19 4位环形计数器图5.20所示是置入有效状态1000时的状态转换图，在10000100001000011000之间循环。74LS194有4位输出，共16个状态，除4个有效状态外，还有12个状态不在正常计数循环中，如果计数器由于某种原因，如噪音等暂时性的硬件故障，脱离了正常的循环，计数器将无法再
36、正常工作，也就是不能自启动。因此，要对图5.19所示的电路进行修改，修改后的电路如图5.21所示。该电路可以自启动，保证正常工作。图5.20 4位环形计数器的状态图 图5.21 能自启动的4位环形计数器 扭环形计数器 扭环计数器又称约翰逊计数器。把n位移位寄存器的串行输出取反，反馈到串行输入端，就构成了一个具有2n种状态的扭环计数器。用74LS194构成的4位扭环形计数器，如图5.22所示。图5.22 4位扭环形计数器图5.22所示的扭环形计数器共有8个有效循环状态，状态图转换图如图5.23所示。该扭环形计数器的优点是每次输出端状态变化只有一个Q翻转；缺点仍然是状态利用率低，有2n-2n个状态
37、没有利用。该扭环形计数器不能自启动，将其修改为图5.24的形式，就可以自启动了。图5.23 4位扭环形计数器的有效状态图图5.24 能自启动的4位扭环形计数器（2）数据的串、并行转换数据的串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。用2片74LS194组成的7位串/并行数据转换电路，如图5.25所示。图5.25 串行输入-并行输出数据转换电路 图中，M0端接高电平1，M1受Y7控制，2片寄存器连接成串行输入右移工作模式。Y7是转换结束标志。当Y7=1时，M1为0，使之成为M1M0=01的串入右移工作模式；当Y7=0时，M1=1、M1M0=11，则串行送数结束，标志着串行输入
38、的数据已寄存在寄存器中可以并行输出了。具体转换过程如下:转换前，端加低电平，使1、2两片寄存器的内容清0，此时M1M0=11，寄存器执行并行输入工作模式。当第一个CP到来后，寄存器的输出状态Y0Y7预置为01111111，与此同时M1M0变为01，转换电路变为执行串入右移工作模式，串行输入数据由1片的DSR端加入。随着CP的依次加入，输出状态的变化如表5.11所示。由表5.11可见，右移操作7次之后，Y7变为0，M1M0又变为11，说明串行输入结束。这时，串行输入的7位数据已经寄存在寄存器中，可以并行输出了。当再来一个CP时，电路又重新执行一次并行输入，将寄存器的输出状态Y0Y7预置为0111
39、1111，为第二组串行数据转换作好了准备。时钟脉冲寄存器状态说 明CPY0Y1Y2Y3Y4Y5Y6Y7000000000清零101111111并行输入、预置2d00111111右移操作3d1d00111114d2d1d0011115d3d2d1d001116d4d3d2d1d00117d5d4d3d2d1d0018d6d5d4d3d2d1d00右移、并行输出901111111并行输入、预置表5.11 串行/并行转换电路的状态表 5.3 时序逻辑电路的分析和设计 时序逻辑电路的分析实际上是一个读图、识图的过程，就是根据给定的时序逻辑电路，通过分析其状态和输出信号在输入变量和时钟作用下的转换规律，
40、理解其逻辑功能和工作特性。时序逻辑电路的设计是时序逻辑电路分析的逆过程，就是根据给定的逻辑问题，设计出满足要求的时序逻辑电路。5.3.1 时序逻辑电路的分析1.时序逻辑电路分析的一般步骤 时序逻辑电路分析的一般步骤可归纳为：写方程式、求状态方程、进行计算、画状态转换图（或状态转换表）、确定电路的逻辑功能等。（1）写方程式仔细观察、分析时序电路，然后再逐一写出以下3个方程。时钟方程：各个触发器时钟信号的逻辑表达式。输出方程：时序电路各个输出信号的逻辑表达式。驱动方程：各个触发器输入端信号的逻辑表达式。（2）求状态方程把驱动方程代入相应触发器的特性方程，即可求出时序电路的状态方程。（3）进行计算
41、把电路输入和现态的各种可能取值，代入状态方程和输出方程进行计算，求出相应的次态和输出。（4）画状态转换图（5）确定电路的逻辑功能根据状态转换图确定电路的逻辑功能，必要的话，可用文字详细描述。2.分析举例【例5.7】试分析图5.26所示同步时序逻辑电路的逻辑功能，并说明该电路能否自启动。FF0、FF1和FF2为下降沿触发的JK触发器。图5.26 例5.1的逻辑电路解：（1）写方程式 时钟方程 CP2=CP1=CP0=CP对于同步时序电路而言，只要触发沿到来，各个触发器都将按特性方程动作。因此，时钟方程也可省略不写。驱动方程 输出方程 Y=Q2n（2）求状态方程将驱动方程代入JK触发器的特性方程
42、，得电路状态方程为:（3）进行计算并列状态转换表依次假定电路的现态Q2n、Q1n、Q0n 的值，代入状态方程和输出方程，求出相应的次态和输出，如表5.12所示。表5.12 例5.1电路的状态转换表现 态次 态输 出Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1Y00000100010100010011001110001000001101011111001011110011（4）画状态转换图 根据状态表，可从初始状态000开始，画出次态和输出。前一个次态又作为下一个CP到来前的现态，依次类推，画出所有可能出现的状态，如图5.27所示。图5.27 例5.7电路的状态转换图 该电路中利用的有效状态
43、有5个，没有利用的无效状态有3个，无效状态在CP作用下总能进入有效状态的循环中来。因此，该电路能够自启动。在实际应用中，不能自启动的电路是没有意义的。（5）电路的逻辑功能 通过上述分析，可归纳出该电路是一个能自启动的同步五进制加法计数器。【例5.8】试分析图5.28所示同步时序电路的逻辑功能。图5.28 例5.8的逻辑图解：（1）写方程式时钟方程 CP2=CP1=CP0=CP驱动方程输出方程：（2）求状态方程将驱动方程代入D触发器的特性方程Qn+1=D，得电路的状态方程（3）进行计算并列状态表 依次假定电路的现态Q2n、Q1n、Q0n的值，代入状态方程和输出方程，求出相应的次态和输出，如表5.
44、13所示。由于该电路的输出Y2、Y1、Y0就是各触发器的状态，所以状态转换表中可不单列输出栏。现 态次 态 Q2n Q1n Q0n Q2n+1Q1n+1Q0n+1000001001010010100011110100001101010110100111110表5.13 例5.8电路的状态转换表（4）画状态转换图根据状态表可画出电路的状态转换图，如图5.29所示。由图可见，001、010、100三个状态形成闭合回路，电路正常工作时，其状态总是按照回路中的箭头方向循环变化。图5.29 例5.2的状态转换图 这三个状态构成了有效序列，称它们为有效状态，其余的五个状态则称为无效状态。从状态转换图还可以
45、看出，无论电路的初始状态如何，经过若干CP脉冲之后，总能进入有效序列。因此，该电路具有自启动能力。设电路的初始状态为000，根据状态转换表或状态转换图，可画出时序图，如图5.30所示。图5.30 例5.8的时序图（5）电路的逻辑功能 仅由状态转换表是不太容易观察该电路逻辑功能的。而由状态转换图可见，电路的有效状态是3位循环码。从时序图可以看出，电路正常工作时，各触发器的Q端轮流出现一个脉冲信号，其宽度为一个CP周期，即1TCP,循环周期为3TCP。这可以看作是在CP作用下，电路把宽度为1TCP的脉冲依次分配给Q0、Q1、Q2各端，因此，电路的功能为脉冲分配器或节拍脉冲发生器。5.3.2 时序逻
46、辑电路的设计 设计时序逻辑电路的任务就是根据给定的逻辑问题，设计出满足要求的时序逻辑电路。在实际应用中，常用集成触发器和门电路配合来设计时序逻辑电路。通常，电路设计最简的标准是：所用的触发器和门电路的数量以及门的输入端数目尽可能少。1.时序逻辑电路设计的一般步骤 时序逻辑电路设计的一般步骤是：根据逻辑要求，确定电路状态转换规律，并由此求出各触发器的驱动方程和输出方程，最后画出相应的逻辑电路图。具体过程如下:（1）根据设计要求和给定条件，确定电路内部状态。（2）画出状态转换图或状态转换表，即建立原始状态转换图。（3）状态化简。即合并等价状态，画出最简状态转换图。等价状态是指输入相同、输出相同、转
47、至次态也相同的重复状态。（4）状态分配，即对状态进行编码，给每个状态确定一个二进制编码。因为电路的状态是用触发器状态的不同组合表示的，所以状态分配前要确定触发器的数目n，为获得M个状态组合，应取2n-1M2n。（5）确定触发器的类型，根据状态转换图（或状态转换表）及触发器的特性，求出触发器的驱动方程和输出方程。（6）画出逻辑电路图。（7）检查所设计的电路是否具有自启动能力。如无自启动能力，则需要修改设计。2.设计举例【例5.9】设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时，输出为1，其他情况输出为0。解:(1)确定电路的内部状态检测电路的输入信号是串行数据，输出信号是检测
48、结果，从起始状态出发，要记录连续输入3个和3个以上1的情况，电路要设置4个内部状态。即：没输入1之前的状态S0，输入1个1后的状态S1，输入2个1后的状态S2，输入3个1或3个以上1后的状态S3。(2)建立原始状态转换图 设X/Y表示电路的输入数据/输出信号。依题意，起始状态为S0时，输入第一个1，输出为0，状态转换到S1；连续再输入一个1，输出为0，状态转换到S2；连续输入第三个1，输出为1，状态转换到S3。此后，只要连续不断地输入1，输出应该总是1，电路也应保持S3不变。不难理解，电路无论处在什么状态，只要输入为0，都应回到S0，以便重新进行检测。因此，可建立原始状态图如图5.31所示。图
49、5.31 例5.9的原始状态转换图（3）状态化简 从原始状态转换图中可以看出，S2与S3为等价状态。因为无 论S2还是S3，当输入为1时输出均为1，且都转换到次态S3；当输入为0时，输出均为0，且转换到次态S0。所以，S2和S3可以合并为一个状态，合并后的状态可以用S2表示，画出的最简状态转换图如图5.32。图5.32 例5.9的最简状态转换图（4）状态分配因为状态数M=3，要满足2n-1M2n，应取n=2，即触发器的位数为2。对状态进行编码：可使S0=00，S1=01，S2=10。编码后得到的二进制状态转换图，如图5.33所示。图5.33 例5.9的二进制状态转换图（5）选择触发器并求出驱动
50、方程和输出方程 选用2个下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取CP0=CP1=CP。由于输出Y是现态、和输入X的函数，根据图5.33所示的状态转换图，可得输出Y的卡诺图，如图5.34所示。并求出输出方程为:Y=XQn 图5.34 输出信号Y的卡诺图同理，可画出次态、的卡诺图，如图5.35所示。并求出输出状态方程为:将输出状态方程与JK触发器的特性方程 比较，改写输出状态方程为:于是，可得JK触发器的驱动方程为:（6）画出电路的逻辑图 根据所选用的触发器和求得的时钟方程、输出方程及驱动方程，画出逻辑电路图如图5.36所示。图5.36 例5.9的逻辑电路（7）检查设计