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1、数字逻辑电路第1页，此课件共46页哦与或式与或式与非与非式与非与非式与或非式与或非式或与式或与式或非或非式或非或非式与或式与或式与非与非式与非与非式两次取反或与式或与式或或非或非式非或非式与或非式与或非式两次取反摩根律第2页，此课件共46页哦4.2 组合逻辑电路的设计组合逻辑电路的设计 电路设计的任务就是根据功能设计电路。一般按如下步骤进行：(1)将文字描述的逻辑命题变换为真值表，这是十分重要的一步。作出真值表前要仔细分析解决逻辑问题的条件，作出输入、输出变量的逻辑规定，然后列出真值表。(2)进行函数化简，化简形式应依据选择什么门而定。(3)根据化简结果和选定的门电路，画出逻辑电路。第3页，此
2、课件共46页哦 例例 4 设计三变量表决器，其中A具有否决权。解解 第一步：列出真值表。设A、B、C分别代表参加表决的逻辑变量，F为表决结果。对于变量我们作如下规定：A、B、C为 1 表示赞成，为 0 表示反对。F=1 表示通过，F=0 表示被否决。真值表如表 4-4 所示。第二步：函数化简。我们选用与非门来实现。画出卡诺图，其化简过程如图 4-6(a)所示，逻辑电路如图4-6(b)所示。第4页，此课件共46页哦表 4 4 例 4 真值表 ABCF00001111001100110101010100000111第5页，此课件共46页哦图 4 6 例 4 化简过程及逻辑图 第6页，此课件共46页
3、哦 例例 5 设计一个组合电路，将 8421BCD码变换为余 3 代码。解解 这是一个码制变换问题。由于均是BCD码，故输入输出均为四个端点，其框图如图 4-7 所示。按两种码的编码关系，得真值表如表 4-5 所示。图 4 7 码制变换电路框图 第7页，此课件共46页哦表 4 5 8421BCD码变换为余 3 代码真值 第8页，此课件共46页哦 由于8421BCD码不会出现10101111这六种状态，故当输入出现这六种状态时，输出视为无关项。化简过程如图 4-8 所示。图 4-9 是转换电路的逻辑图，化简函数为：第9页，此课件共46页哦图 4 8 例 5 化简过程 第10页，此课件共46页哦图
4、 4 9 例 5 逻辑图 第11页，此课件共46页哦常用中规模组合逻辑部件的原理和应用常用中规模组合逻辑部件的原理和应用 表表 4 6 集成电路的划分集成电路的划分 Medium-Scale Integration 第12页，此课件共46页哦4.3.1 半加器与全加器半加器与全加器 1.半加器设计半加器设计 图 4 10 半加器框图 第13页，此课件共46页哦表 4 7 半加器真值表 A B S Ci+10 00 11 01 10 01 01 00 1(1)列出真值表(2)函数表达式及化简第14页，此课件共46页哦图 4 11 半加器逻辑图(3)逻辑电路实现第15页，此课件共46页哦2.全加器
5、设计全加器设计 图 4-12 全加器框图 第16页，此课件共46页哦表 4 8 全加器真值表 Ai Bi C iSi C i+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1(1)列出真值表第17页，此课件共46页哦函数变换过程如下：(2)函数表达式及化简第18页，此课件共46页哦由Si、C i+1式组成的逻辑电路如图4-13 所示。图 4 13 用异或门构成全加器(3)逻辑电路实现第19页，此课件共46页哦图 4 14 用与或非门组成全加器 第20页，此课件共46页哦4.全加器的应用全加器的应用 例例 6 试用
6、全加器构成二进制减法器。解解 利用“加补”的概念，即可将减法用加法来实现，图 4-18 即为全加器完成减法功能的电路。图图 4 18 全加器实现二进制减法电路全加器实现二进制减法电路 第21页，此课件共46页哦 例例 7 试用全加器完成二进制的乘法功能。解解 以两个二进制数相乘为例。乘法算式如下：第22页，此课件共46页哦图 4 19 利用全加器实现二进制的乘法 第23页，此课件共46页哦 例例 8 试用四位全加器构成一位 8421 码的加法电路。解解 两个 8421 码相加，其和仍应为8421 码，如不是 8421 码则结果错误。如 第24页，此课件共46页哦 产生错误的原因是 8421BC
7、D码为十进制，逢十进一，而四位二进制是逢十六进一，二者进位关系不同，当和数大于 9 时，8421BCD应产生进位，而十六进制还不可能产生进位。为此，应对结果进行修正。当运算结果小于等于 9 时，不需修正或加“0”，但当结果大于 9 时，应修正让其产生一个进位，加0110即可。如上述后两种情况：第25页，此课件共46页哦故修正电路应含一个判 9 电路，当和数大于 9 时对结果加0110，小于等于 9 时加0000。除了上述大于 9 时的情况外，如相加结果产生了进位位，其结果必定大于 9，所以大于 9 的条件为 第26页，此课件共46页哦图 4 20 大于 9 的化简 第27页，此课件共46页哦图
8、 4 21 一位 8421BCD码加法器电路图 第28页，此课件共46页哦 例例 9 试采用四位全加器完成 8421BCD码到余 3 代码的转换。解解 由于 8421BCD码加 0011 即为余 3 代码，所以其转换电路就是一个加法电路，如图 4-22 所示。图 4-22 用全加器构成8421BCD码到余3代码的转换电路 第29页，此课件共46页哦 例例 10 用全加器实现BCD/B的变换。解解 现以两位8421BCD码转换为二进制码为例，设十位数的 8421BCD码为B80,B40,B20,B10，个位数的BCD码为B8,B4,B2,B1，则两位十进制数的 8421BCD码为式中B为二进制的
9、数符(0，1)；下标为权值。将上式按权展开，则 第30页，此课件共46页哦为找出与二进制数的关系将上式整理得 考虑低位相加时会向高位产生进位位，2#+n前的系数有如下关系：第31页，此课件共46页哦其中：D0=B1D1=B10+B2产生进位位C1D2=B20+B4+C1产 生 进 位位C2D3=B40+B10+B8+C2产生进位位产生进位位产生进位位第32页，此课件共46页哦图 4 23 用两个四位全加器组成两位BCD转 换为二进制代码的电路图 第33页，此课件共46页哦例例13 用译码器设计两个一位二进制数的全加器。解解 由表 4-8(全加器真值表)可得 第34页，此课件共46页哦图 4 4
10、4 用 3-8 译码器组成全加器 第35页，此课件共46页哦 例例14 用 4-10译码器(8421BCD码译码器)实现单“1”检测电路。解解 单“1”检测的函数式为 第36页，此课件共46页哦图 4 45 单“1”检测电路 第37页，此课件共46页哦 例例18 用数据选择器实现三变量多数表决器。三变量多数表决器真值表及八选一数据选择器功能如表 4-17 所示。则 A2 A 1 A0FDi0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100010111D0D1D2D3D4D5D6D7表 4 17 真值表 第38页，此课件共46页哦与四选一方程对比
11、由公式确定Di如下：为使F=F则令 第39页，此课件共46页哦图 4 55 例 18 电路连接图 第40页，此课件共46页哦 (2)卡诺图法。此法比较直观且简便，其方法是：首先选定地址变量；然后在卡诺图上确定地址变量控制范围，即输入数据区；最后由数据区确定每一数据输入端的连接。例例 19 用卡诺图完成例 18。解解 由真值表得卡诺图如图 4-56 所示，选定A2A1为地址变量。在控制范围内求得Di数：D0=0,D1=A0,D2=A0,D3=1。结果与代数法所得结果相同。第41页，此课件共46页哦图 4 56 卡诺图确定例 18Di端 第42页，此课件共46页哦 卡诺图变量数称维数，将某些变量移
12、入方格内可减少维数，称卡诺图变量数称维数，将某些变量移入方格内可减少维数，称降维图。降维图。降一维降一维（b）降维图法降维图法例例1：1 1 1 100 01 11 1001BCAC CC C 0101BA将将C变量移入方变量移入方格内格内AB00，C0，S0C1，S1SCAB01，C0，S1C1，S0SCAB10，C0，S1C1，S0SCAB11，C0，S0C1，S1SC第43页，此课件共46页哦C CC C 0101BAD0 D1D2 D3 0101BA可知用可知用4选选 1实现实现S，有，有逻辑图逻辑图A1 FA0 4选选1 D0 D1 D2 D3ABCS第44页，此课件共46页哦 可知
13、用可知用8选选1实现，有实现，有D0=D2=D4=D5=D，D1=0，D3=D6=1，D7=D。例例2：用：用8选选1实现实现 F=m(1,5,6,7,9,11,12,13,14)1 1 1 1 1 1 1 1 1 00 01 11 1000011110CDAB D 0 D 1 1 D D D0 100011110CAB降维降维D0 D1 D2 D3 D6 D7D4 D50 100011110CAB选卡选卡第45页，此课件共46页哦D0=D2=D4=D5=D，D1=0，D3=D6=1，D7=D逻辑图逻辑图A2 FA1 8选选1A0 D0 D1 D2 D3 D4 D5 D6 D7ABCD“1”第46页，此课件共46页哦