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1、. .PIE培训课程1 為何需要Start Oxide? 3 2 為何需要Zero layer? Laser Mark? 3 3 目前常用的晶片阻值為何? 換算成濃度值多少? 4 4 矽原子的Lattice constant為何? 換算成外表濃度, 體積濃度各是多少? 4 5 Well製程影響那些元件特性? 5 6 從0.5um至0.18um製程, Well局部的製程改變為何? 其原因何在? 5 7 何謂LOCOS? Typical process flow? 6 8 何謂STI? Typical process flow? 6 9 STI對IC製程有何影響? 可控制因子有哪些? 7 10 何
2、謂ODR? 對產品有何影響? 8 11 ODR pattern density對STI CMP有何影響? 8 12 B-Clean的目的為何? 目前共有幾種B-Clean recipe存在FAB內? 個別的目的有何不同? 8 13 何謂Epi-Wafer? 對產品有何影響? 10 14 SiN CVD dep時爐管各局部的溫度別控制在什麼範圍? 為什麼如此? 10 15 STI蝕刻後需檢查什麼地方以確保蝕刻正常? 這些項目在密集區何疏散區有何不同? 11 16 Active PHO (OD PHO)需檢查什麼以確保製程正確無誤? 這些項目和黃光製程的什麼參數有關? 11 17 黃光區曝光機共有
3、幾種機型? 他們各別有什麼任務? 試列表比較其特性? 12 18 line和DUV分別用什麼樣式的光阻? 試列表比較各光阻特性? 14 19 ODR光罩和OD光罩有何關係? 試畫圖解釋之. 15 20 總共有多少種光阻去除方式? 個別適用於何種情況? 16 21 去除Si3N4時, 為何要在熱磷酸之前加50:1 HF蝕刻? 此蝕刻時間太短有何影響? 17 22 熱磷酸對Si3N4, Oxide的蝕刻率分別是多少? 蝕刻率可控制因子為何? 17 23 Sacrificial oxide (SAC oxide) 的目的為何? 17 24 Vt IMP的目的為何? 對產品電性有何影響? 18 25
4、N-well implant打入P31, 120KeV. 請估計光阻厚度最少應有多厚? 18 26 請畫出Gate oxide程式OGA0070A, 溫度, 氣體流量和時間的關係圖 (請自行查爐管OI) 18 27 Gate oxide對產品影響的參數有哪些? 試描述定量一點 19 28 寫出FN tunneling方程式, 請問0.18um Gate oxide thickness從理論計算應能承受多少MV/cm 1pA 漏電 19 29 Gate oxide 成長有哪些重要考量? 20 30 Gate oxide 前製程B-Clean的目的為何? 其中的APM dip time會影響什麼產
5、品參數? 20 31 Gate oxide厚度如何Monitor? 其量測誤差為何? 線上如何控制厚度保持定值? 22 32 試畫圖說明爐管區測量控片厚度的位置. 距離晶片中心的距離分別是多少? 22 33 說明Gate oxide quality (integrity)如何量度? 解釋不同方法的優缺點 (Vbd, Qbd, Tbd, Do, Yield.) 23 34 解釋名詞, PHO proximity effect, Swing effect, Exposure latitude, Best Focus, Depth of Focus. 24 35 解釋名詞. Lot to lot,
6、within lot wafer to wafer, within wafer, within field, within die uniformity. 請討論其重要次序 26 36 PHO Overlay shift的原因及現象有哪些? 其中有多少種可以經由給機台補償改善? 27 37 PHO recipe的Focus設定值往正+調整後PR profile會有何影響? 往負-調整後PR profile會有何影響? 27 38 請列舉出任何一個產品的Poly光罩EBO logical operation, 並解釋其原因 28 39 Poly CD對產品WAT參數的影響為何? 如何決定最正确的
7、製程CD target? 28 40 何謂ADI, AEI CD bias? 何謂DOS(design on silicon), DOM (design on mask)? 28 41 試列表說明光罩A,B,C,D,E,F,G,H grade之CD target spec, registration spec以及Defect spec 29 42 Poly蝕刻程式分成幾個步驟? 各步驟的目的為何? 29 43 Poly蝕刻步驟如何Monitor? 試說明其Monitor項目及方法 30 44 為何需要在Poly蝕刻後量測產品上的殘留厚度? 此殘留厚度影響什麼產品特性? 30 45 何謂Hot
8、carrier?應如何控制或改善? 30 46 0.25um LOGIC的N+Gate和P+Gate的片電阻值會相差多少? 濃度相差多少? 32 47 何謂Depletion? 何謂Accumulation? 測Po/NW Gate oxide Vbd時Poly和NW何者接到正電位? 為什麼? 33 48 試算出50A gate oxide厚度的電容值大小. 33 49 何謂LDD, DDD, MDD implant? 試比較他們的優缺點 34 50 大斜角度的Implant有何功能? 並解釋Tilt, twist和rotation動作 35 51 試算出A050K300E3T00 impla
9、nt條件植入 Si substrate的Junction depth以及外表濃度 36 52 降低Device Ioff leakage的方法有哪些? 37 53 S/D implant製程有什麼該注意的特性? 38 54 Sapcer的目的為何? 影響什麼產品特性? 38 55 RPO的目的為何? 影響什麼產品特性? 39 56 Ti silicide C54和C49相的電阻率為何? 兩者之間有何關係? 39 57 試寫出Ti silicide製程流程. 並說明需注意之處 39 58 RTA製程如何監控? Process window如何決定? 40 59 試寫出NMOS在Linear re
10、gion和Saturation Region時Id和Vd,Vg的關係式 42 60 何謂BPSG, BPTEOS?在製程上有何考量? 42 61 BPSG flow的目的為何? 43 62 為何Flow後在Contact PHO前需作一STD clean? 43 63 何謂Maragonic dry? IPA dry? Spin dry? 43 64 何謂PHO WEE?試寫出0.22um TM8070所有Critical Layer的WEE值 44 65 ILD CMP的目的為何? 需注意什麼問題? 44 66 ILD CMP如何做Post Clean? 44 67 Pre-metal di
11、p的目的為何? 44 68 Contact IMP的目的為何? 44 69 試列表比較CVD和PVD製程的差異 44 70 何謂IMP Ti? Collimated Ti? 其優缺點為何? 44 71 如何定義Step Coverage? 45 72 如何定義Flow angle? 45 73 圖解說明Alignment Mark如何應用R29圖形解決Alignment Mark Missing問題 45 74 何謂CVD-TiN? PVD-TiN? 以及MOCVD-TiN, TiCl4 TiN? 45 75 為何W deposition又分成425C和450C兩種程式? 45 New Int
12、egration Engineer mon Questionnaire and Answer collection 1 為何需要Start Oxide? Ans For zero layer PHO process, before PHO PR deposition, there need buffer oxide to isolate PR material on touch with Si. ?Zero layer is designed by ASML stepper system. Prevent the laser mark Si recast being re-deposited
13、onto Si surface directly, because Si is hydrophobic like and these re-depo. Particle is very hard to be rinse off. As the first HIGH temperature cycle for H-L-H denuded zone (oxygen free treatment). Pre-set the surface cleanness condition right after Fab received the new wafer materials. ZERO-START
14、WAFER START (P TYPE、8-12 OHM/SQ) START-OX BCLN1 (22220A) SPM60 / HF180 / APM420 / HPM180 / HF0 START-OX START OX (1100C；350A) ZERO-PHO ZERO PHOTO (ALIGNMENT MASK AT 55 DEG) ZERO-ETCH ZERO FULLY DRY ETCH (OX 350A + SI 1200A) ZERO-ETCH RESIST STRIPPING (PSC) PARTIAL STRIP ZERO-ETCH PR CAROS STRIP (ETC
15、H) SPM+APM 由上表可以很明顯地看出Start OX 的第一個功用，就是不希望為有機成分(C-H bond)的光阻直接碰觸到矽晶圓外表。在電子級的矽晶圓中，氧及碳雜質是無法完全被移除的，一般的含量約為1016 cm-3 左右。除以固溶態(Solid solution)存在外，也會以微析出物(Micro-precipitates)的形式存在於矽晶圓中。這些絕緣的微析出物將會引致在空乏區(Depletion region)的電力場(Field line)彎曲，而造成局部的電場梯度(Field gradient)變大，因此在較低的電壓就有可能造成接面崩潰(Junction breakdown
16、)。另一方面碳氧雜質無論是以插入(Interstitial)或替代(Substitutional)的方式固溶於矽晶圓中也容易變成佈植雜質(Dopant)或缺陷集中的中心。 Start OX的另一個用途則是在WAFER START 刻雷射刻號時高功率雷射入射矽晶圓外表引致的融渣會在START OX REMOVE後被移除，不過FAB5目前是使用Soft-laser來作刻號，並不會有這個問問題。 2 為何需要Zero layer? Laser Mark? Ans Zero layer ASML stepper system requires a zero mark for global alignm
17、ent purpose. For ASML 300B the overlay spec for single machine is 45nm, for mated 300B machine 75nm and for 300 to 200 machine 95nm. The overlay performance is the basic characteristic of state of art Stepper. Use zero layer global alignment mark system can help to improve the OVL performance. (OVL
18、156_120)2= (OVL 156_0)2 + (OVL 120_0)2 Laser mark Wafer identification (include Lot id, wafer ID) Laser-mark是wafer在 FAB內身份證明，由11碼組成： 例如： F12345-01XX 前6碼代表Lot ID 第7碼為 - 第8,9碼為Wafer ID(0125) 第10,11碼為序號 3 目前常用的晶片阻值為何? 換算成濃度值多少? Ans P-type, r= 812-cm, 10 ?2 W-cm 查表: 8-cm ?1.68e15cm-3, 10-cm ?1.34e15 cm-
19、3, 12-cm ?1.11e15 cm-3 由 resistivity and concentration, the mobility can be derived: -(1) mn, mp = electron and hole mobilities, respectively n, p = electron and hole concentrations, respectively Consider a resistance of length L, width W and thickness T. The sheet resistance is : -(2) 一般除SRAM產品使用n-
20、type wafer外，LOGIC產品多是使用p-type wafer FAB5多使用p-type wafer, sheet resistance 介於812 Ohm/square 之間 由(1)式，p-type wafer 可簡化為: -(3) mp = 466.4 4 矽原子的Lattice constant為何? 換算成外表濃度, 體積濃度各是多少? Ans Si Lattice Constant = 0.543 nm 每個單位晶格內有 4 + 6*1/2 + 8*1/8 = 8 個原子 體積濃度為 1/(5.43*10-8)3*8 = 5*1022cm-3 外表濃度與晶格方向有關，(1
21、 0 0 )面的單位晶格內有 1 + 4*1/4 = 2 個原子 (1 0 0 )面外表濃度為 2/(5.43*10-8)2= 6.8*1014atom-cm-2 (1 1 0 )面外表濃度為 4/21/2*(5.43*10-8)2= 9.6*1014atom-cm-2 (1 1 1 )面外表濃度為 2*2/31/2*(5.43*10-8)2= 7.8*1014atom-cm-2 5 Well製程影響那些元件特性? Ans Well外表的Dopant濃度會影響：Vt、Id、Source / Drain Capacitance and Field isolation。 Well中部的Dopant
22、濃度會影響：Punch-through。Source, Drain breakdown voltage Well底部的Dopant濃度會影響：Latch-up and Well junction breakdown voltage。 6 從0.5um至0.18um製程, Well局部的製程改變為何? 其原因何在? Ans 0.5um LOGIC 0.35um LOGIC 0.30um LOGIC 0.25um LOGIC 0.22um LOGIC 0.18um LOGIC Wafer start Wafer start Wafer start Wafer start Wafer start W
23、afer start STI define STI define STI define NW-PHO NW-PHO NW-PHO PW-PHO PW-PHO PW-PHO NW-IMP NW-IMP NW-IMP PW-IMP PW-IMP PW-IMP NAPT-IMP NAPT-IMP NAPT-IMP VTN-IMP VTN-IMP VTN-IMP PW-PHO PW-PHO PW-PHO NW-PHO NW-PHO NW-PHO PW-IMP PW-IMP PW-IMP NW-IMP NW-IMP NW-IMP NW-FLD-IMP NW-FLD-IMP NW-FLD-IMP PAPT
24、-IMP PAPT-IMP PAPT-IMP Well-drive 1100C, 350A Well-drive 1100C, 350A Well-drive 1100C, 350A Anneal 800C, 30 Anneal 800C, 30 RTA Anneal 1000C, 10 OD define OD define OD define Fox 980C, 5000A Fox 980C, 4000A Fox 980C, 4000A Well junction depth 0.3um (for C030um above) vs. 0.18um (for C025um below) ?l
25、ateral diffusion is a major consideration, especially for STI process, there is no Birds beak and drive the well-well isolation rule to tighter. Retrograde well process 7 何謂LOCOS? Typical process flow? Ans LOCOS 為Local Oxidation 的簡稱 在先進的積體電路製程中，可以在面積的矽外表上擠進多達數十萬的MOS電晶體，為了使電晶體與電晶體間的操作不受到對方的干擾，必需將每個積體
26、電路上的電晶體，與其它的電晶體相隔離，防止產生短路。在0.25 um製程之前，LOCOS是被普遍使用的絕緣隔離製程，因為它非常簡單。 以下為0.30 UM TPDM SRAM Technology LOCOS process 的簡述 PAD OXIDE (920C, 110A) ,因SIN與SI間的應力很大，需要一層OXIDE做為緩衝。 SIN DEP (780C, 1760A) OD PHOTO OD ETCH SAC OXIDE (920C,110A), 此步驟是為了降低矽晶圓的缺陷。 SAC OXIDE REMOVE (50:1 HF 2.5MIN) FIELD OXIDE (980C,
27、 4000A) SIN REMOVE (50:1 HF 2MIN,H3PO4 50MIN) 8 何謂STI? Typical process flow? Ans STI 為Shallow Trench Isolation的簡稱 在0.25 um製程之後，STI是標準的絕緣隔離製程。以下為0.25 UM LOGIC Technology STI process 的簡述 PAD OXIDE (920C, 110A) ,因SIN與SI間的應力很大，需要一層OXIDE做為緩衝。 SIN DEP (1625A) OD PHOTO OD ETCH (SIN/OX/SI ETCH) PR STRIP B C
28、LEAN LINING OXIDE (920C,350A), 此步驟是為了降低矽晶圓的缺陷及Rounding STI corner profile。 HDP OXIDE (5800A) ODR PHOTO OXIDE ETCH OXIDE CMP SIN REMOVE B CLEAN SAC OXIDE (110A) 9 STI對IC製程有何影響? 可控制因子有哪些? Ans Offering superior latch-up immunity Smaller channel width encroachment than LOCOS process. The use of STI elim
29、inates Birds Beak effect found in LOCOS, thus smaller isolation space better planarization is achieved 可控制因子有:trench depth, trench width, trench corner rounding angle, lining oxide thickness. 10 何謂ODR? 對產品有何影響? Ans 如第8題的附圖，在STI-HDP OXIDE Deposition後，Trench密集區的OXIDE多填入Trench內，而空曠區的OXIDE多在SIN之上，如此在後續的
30、CMP製程將會引致不同的Polishing rate。因此用一個OD Reverse Tone(簡單來看就是一個和OD Pattern相反的光罩)將空曠區的OXIDE曝開再由OXIDE ETCH將在SIN上的OXIDE吃掉，而使整片wafer的OXIDE density一致，在CMP後能得到較佳的Uniformity。 C025 ODR = (OD sizing -0.4) sizing +0.2, the OD pattern will disappeared if width less 0.8um, there is 0.2um CD offset inner from OD edge t
31、o ODR edge. 11 ODR pattern density對STI CMP有何影響? Ans ODR density愈高，CMP的etch rate會愈快，且ODR density也與STI density相關(STI density高，OD density就低，相對地ODR density也要增加) Polish amount simulation equation by E2CMP (KA) = OD_ mask_field_ratio x (1- ODR_mask_field_ratio) x 28.625 x (OD_mask_field_ratio) - 7.859 rem
32、ain HDP thickness target is 4200A 12 B-Clean的目的為何? 目前共有幾種B-Clean recipe存在FAB內? 個別的目的有何不同? Ans Presently active B-clean have 22 recipes; while dilute APM 1 recipe(see attach file: clean.xls) B-clean 為SPM,APM,HPM,HF 依個別需求調整使用時間之clean process, SPM is for organic pound removal, APM for si-particle remov
33、al, HPM for metal ion removal; 22220A (1,3,7,3,0) designed for native oxide removal usually used at before Gox step and pad/SAC oxide removal) 22220B (3,1,5,3,0) designed for heavy PR/organic strip post clean step (after PR stripping, SPM 時間拉長). 21220A (3, 0, 1, 1, 0) designed for LOGIC Dual Gox pre
34、-clean. BCLN2: D22220A (1, 3, 10, 3, 0) Dilute APM B-clean可減少Si roughness, improve oxide quality. B-Clean的目的為去除Particle、Metal Ion、Organic、Native oxide and Micro-roughness 一個B-Clean槽根本上由5個化學溶液槽組成，其作用如下簡述： B-Cleans (Active Avaliable) No Title recipe name eq type capability auto_recipe 1 BCLN1 (22220J)
35、 SPM60/HF180/APM600/HPM180/HF0 ACLB00 ADIF A_BCLN1 22220J 2 BCLN1 (22220A) SPM60/HF180/APM420/HPM180/HF0 ACLB01 ADIF A_BCLN1 22220A 3 BCLN1 (22220B) SPM300/HF60/APM300/HPM180/HF0 ACLB02 ADIF A_BCLN1 22220B 4 BCLN1 (22000B) SPM300/HF40/APM0/HPM0/HF0 ACLB03 ADIF A_BCLN1 22000B 5 BCLN1 (22220C) SPM300/
36、HF110/APM300/HPM180/HF0 ACLB04 ADIF A_BCLN1 22220C 6 BCLN1 (22222A) SPM300/HF60/APM300/HPM180/HF60 ACLB05 ADIF A_BCLN1 22222A 7 BCLN1 (22220D) SPM300/HF60/APM300/M-OFF/HPM180/HF0 ACLB06 ADIF A_BCLN1 22220D 8 BCLN1 (22220E) SPM300/HF80/APM420/HPM180/HF0 ACLB07 ADIF A_BCLN1 22220E 9 BCLN1 (21220A) SPM
37、180/HF0/APM60/HPM60/HF0 ACLB08 ADIF A_BCLN1 21220A 10 BCLN1 (22220F) SPM60/HF60/APM60/HPM180/HF0 ACLB09 ADIF A_BCLN1 22220F 11 BCLN1 (22220G) SPM60/HF540/APM420/HPM180/HF0 ACLB0A ADIF A_BCLN1 22220G 12 BCLN1 (22220H) SPM300/HF420/APM300/HPM180/HF0 ACLB0B ADIF A_BCLN1 22220H 13 BCLN1 (22220I) SPM300/
38、HF120/APM300/HPM180/HF0 ACLB0C ADIF A_BCLN1 22220I 14 BCLN1 (01220A) SPM0/HF0/APM300/HPM180/HF0 ACLB0D ADIF A_BCLN1 01220A 15 BCLN1 (22220Y) SPM300/HF60/APM30/HPM180/HF0 ACLB0G ADIF A_BCLN1 22220Y 16 BCLN1 (21220Y) SPM180/HF0/APM30/HPM60/HF0 ACLB0H ADIF A_BCLN1 21220Y 17 BCLN1 SPM60/HFT.B.D./APM420/
39、HPM180/HF0 RCLB01 ADIF A_BCLN1 $RCLB01 18 BCLN1 SPM300/HFT.B.D/APM300/HPM180/HF0 RCLB02 ADIF A_BCLN1 $RCLB02 19 BCLN1 SPM300/HFT.B.D/APM300/HPM180/HF0 RCLB03 ADIF A_BCLN1 $RCLB03 20 BCLN1 SPM300/HFT.B.D/APM300/HPM180/HF0 RCLB04 ADIF A_BCLN1 $RCLB04 21 BCLN1 (HF(4)-E/R) SPM0/HF180/APM0/HPM0/HF0 TCLB0
40、1 ADIF A_BCLN1 HF(4)-E/R 22 BCLN1 (HF(10)-E/R) SPM0/HF0/APM0/HPM0/HF180 TCLB02 ADIF A_BCLN1 HF(10)-E/R 13 何謂Epi-Wafer? 對產品有何影響? Ans Epi_wafer: 在single crystal wafer上再dep一層single crystal Si Improve the performance of bipolar transistor, with high breakdown voltage of the collector-substrate junction
41、and low collector resistance. Lightly doped epi-wafer minimizes latch-up effect, accurately controlled doing concentration. 是在原本Heavily doped substrate上，以的方式成長一層Lightly doped Epi-layer，以作為CMOS製程的底材。因此CMOS是直接建立在Lightly doped Epi-layer上，而Heavily doped substrate則作為接地。此可使CMOS中直立式pnp雙載子寄生電晶體的電流不易橫向地流往寄生的
42、npn電晶體，而流向Heavily doped substrate。因為底材接地，寄生pnp與npn的閉鎖(Latch up)現象可被抑制，但相對使用Epi-Wafer會提高本钱。 14 SiN CVD dep時爐管各局部的溫度別控制在什麼範圍? 為什麼如此? Ans Temperature control divided to three zone: bottom, center, upper, since gas flow from bottom, in order to pensate the difference of gas concentration, B-zone & U-zon
43、e should have 40C difference in SIN dep. that is, U-zone 780C & B-zone 740C for 0.25um process. But for TM8715, we should control temperature range in 730C760C to prevent Vt drift. 一個化學氣相沉積反應的反應速率決定於兩個Rate-limiting step： Mass-transport Control (or Diffusion Control)： 在高溫區域，溫度足以使反應分子跨越反應能障，故反應速率決定於能有
44、多少反應氣體到達反應外表，與擴散速率有關，而擴散速率與反應氣體濃度成正比。 (2) Reaction Rate Control (or Kinetic Control) 而在低溫區域，即使有足夠的反應分子到達反應外表，但由於反應外表的溫度缺乏以提供足夠的能量使反應發生。故反應速率與溫度成正比。 對爐管製程而言，反應氣體必有一輸入端及輸出端，在靠近輸入端的反應氣體濃度高，反之在輸出端氣體濃度低，由上圖可看出在高溫製程(Mass-Transport Limited Regime)，些微地提高溫度可讓低反應氣體濃度區域的反應速率加快，才能使整根管子在不同位置的反應速率一样。 15 STI蝕刻後需檢查
45、什麼地方以確保蝕刻正常? 這些項目在密集區何疏散區有何不同? Ans 檢查trench edge, SIN AEI, at high pattern density region, STI profile is more steep, profile deeper, SIN AEI smaller; at lower density region, STI profile less steep, SIN AEI larger. 需檢查Test pattern白邊(white border)。在密集區，side wall會較陡峭，吃的較深，在疏散區則side wall較平緩，吃得較淺(loadi
46、ng effect)。同時，在去完SiN後，必須檢查在alignment mark及cell區是否有SiN residue. ?Angle and depth control across the wafer. ?Depth will affect the gap fill and CMP process later on. ?Angle control affect to device stability. ?Trench top corner rounding defines the interface between the device active region and isolation region, sharp co