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1、 实验一 半加器的设计 一、实验目的 1、掌握简单组合电路的设计；2、掌握 CASE 语句的应用方法；3、掌握真值表到 VHDL 的综合；4、熟练掌握 MAXPLUS II 的使用。二、实验内容 1、熟练软件基本操作，完成半加器的设计；2、正确设置仿真激励信号，全面检测设计逻辑；三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。半加器真值表：被加数 A 加数 B 和数 S 进位数 C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 半加器逻辑表达式：SABAB A B；C AB 2、利用 CASE 语句进行半加器的设计 3、将生成的半加器生成元
2、件 四、实验步骤 1、完成半加器设计。2、完成 VHDL 半加器设计与仿真（记录仿真波形）。3、生成半加器元件。五、思考题：1、怎样自建元件？自建元件的调用要注意什么？实验二 全加器的设计 二、实验目的 1、掌握图形的设计方式；2、掌握自建元件及调用自建元件的方法；3、熟练掌握 MAXPLUS II 的使用。二、实验内容 1、熟练软件基本操作，完成全加器的设计；2、正确设置仿真激励信号，全面检测设计逻辑；三、实验原理 1、全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位。全加器真值表：Ai Bi Ci 1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1
3、1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器逻辑表达式：Si Ai Bi C i 1；Ci(Ai Bi)Ci 1 AB 2、利用半加器元件完成全加器的设计 图形方式（其中 HADDER 为半加器元件）用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握
4、的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 四、实验步骤 1、完成图形全加器设计。2、完成 VHDL 全加器设计与仿真（记录仿真波形）。3、利用半加器元件进行图形的全加器设计。五、思考题：1、怎样自建元件？自建元件的调用要注意什么？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位
5、半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 附加自选实验 二位加法计数器的设计 一、实验目的 1、掌握二位加法计数器的原理；2、掌握二位加法计数器的 VHDL 描述。3、深入理解 VHD
6、L 中元件例化的意义。二、实验内容 1、完成带进位功能二位加法计数器的 VHDL 设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理 1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。2、元件的例化就是元件的调用，是层次化设计的基础。具体设计程序由学生自己完成。四、实验步骤 1、了解二位加法计数器的工作原理。2、用 VHDL 文本方式设计二位加法计数器。3、进行二位加法计数器的设计仿真（记录仿真波形）。4、进行二位加法计数器的设计下载与测试。五、思考题 1、怎样设计“减法”计数器？2、进位信号的设置应注意什么？用二实验内容熟练软件基本操作
7、完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 实验三 十进制计数器
8、的设计 一、实验目的 1、掌握流程控制语句（IF 语句和 CASE 语句）的使用。；2、掌握计数器进制的设置原理。3、熟练掌握矢量类型数据与进程语句的使用。4、掌握 IF 语句的嵌套使用方法，二、实验内容 1、完成多功能十进制加法计数器的 VHDL 设计。2、正确设置仿真激励信号，全面检测设计逻辑。3、综合下载，进行硬件电路测试。三、实验说明 十进制计数器的 VHDL 设计的关键在于计数位宽的设置与进制的设置，通常应具有以下功能：清零、使能、向高位进位。要注意进位信号的处理，进位信号的脉宽处理与产生时间处理。四、实验步骤 1、了解十进制计数器的工作原理。2、用 VHDL 文本方式设计十进制加法
9、计数器。3、进行十进制加法计数器的设计仿真（记录仿真波形）。4、进行十进制加法计数器的设计下载与测试。五、实验报告要求及思考题：1、进制数与计数最大值的关系是什么？2、能否设计出可改变参数的通用的计数器？怎样设计？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加
10、器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 实验四 八位双向移位寄存器的设计 一、实验目的 1、掌握八位双向移位寄存器的基本原理。2、掌握八位双向移位寄存器的 VHDL 描述。二、实验内容 1、完成八位双向移位寄存器的 VHDL 设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理 八位双向移位寄存器具有数据左移、右移和预置数功能。其输出 Q 和置数输入 DATA 为八位口；方
11、式控制输入 MODE 为 2 位口。SL_IN，SR_IN 分别为左移输入和右移输入；CLK 为时钟信号（输 入）；RESET 为复位信号（输入，高电平有效）。四、实验步骤 1、了解八位双向移位寄存器的工作原理。2、用 VHDL 文本方式设计八位双向移位寄存器。3、进行八位双向移位寄存器的设计仿真（记录仿真波形）。4、进行八位双向移位寄存器的设计下载与测试 五、实验报告要求及思考题 1、八位双向移位寄存器的外部引脚在测试时应怎样连接？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表
12、被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 实验五 数控分频器 一、实验目的 1、学会数控分频器的设计、分析和测试方法；2、根据仿真结果分析设计的优缺点。二、实验原理 数控分频器的功能就是当输入端给
13、定不同输入数据时，将对输入的时钟信号有不同的分频比。三、实验内容 1、用 VHDL 语言写出源程序，输入不同的 CLK 和预置值 D，仿出时序波形；2、通过编译仿真、波形分析来验证设计；3、下载验证(用示波器)。四、实验报告要求 1、写出数控分频器源程序；2、分析设计和仿真结果；3、详细叙述数控分频器的工作原理。五、思考题 1、如何利用 2 个上述所设计的模块来设计一个电路，使其输出方波的正负脉冲的宽度分别由两个 8 位输入数据控制？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表
14、被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 实验六 计数译码显示电路的设计 一、实验目的 1、掌握译码电路的设计原理。2、掌握静态显示和动态显示电路的原理。3、熟练多进程的 VHDL 程序设计。二、
15、实验内容 1、完成七段译码器的 VHDL 设计。2、完成静态和动态显示电路的 VHDL 设计。3、正确设置仿真激励信号，全面检测设计逻辑。4、综合下载，进行硬件电路测试。三、实验原理 LED 显示电路分为静态方式与动态方式两种。静态方式显示电路的设计比较简单，只需完成七段译码器的设 计。动态方式显示电路除了要完成七段译码器的设计外，还要进行 扫描模块的设计。动态扫描模块要能够输出位选信号和相应的待 译码值。四、实验步骤 1、了解静态和动态显示电路的工作原理。2、完成静态显示电路的方案设计和七段译码器的 VHDL 设计。3、完成动态扫描模块的 VHDL 设计。4、利用七段译码器和动态扫描模块完成
16、动态显示电路的设计。5、进行设计仿真与下载测试。五、思考题 1、静态显示与动态显示的区别是什么？2、动态扫描的时钟频率应怎样设置？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加
17、器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 附加实验 数码扫描显示电路设计 一、实验目的 1、学会数码扫描显示电路的设计；2、掌握数码扫描显示电路的分析和测试方法；3、根据仿真结果分析设计的优缺点。二、实验原理 电路有 8 个数码扫描显示电路，每个数码管的 8 个段 h、g、f、e、d、c、b、a 都分别连在一起，通过选通信号选择数码管，被选 择的数码管显示数据，其余关闭，8 个选通信号独立工作，可以使得 8 个数码管同时显示，在段信号输入口加上希望在该对应数码管上显示的数据，从而显示。三、实验内容
18、1、用 VHDL 语言写出源程序，仿出时序波形；2、通过编译仿真、波形分析来验证设计；四、实验报告要求 1、写出数码扫描显示电路源程序；2、分析设计和仿真结果；3、详细叙述数码扫描显示电路的工作原理。用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设
19、置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 附加实验 LPM 应用 一、实验目的 1、掌握 LPM 中 RAM、ROM 等模块参数的设置方法。2、掌握 LPM 模块的设计、应用方法。二、实验内容 1、完成基于 ROM 的 4 位乘法器设计的设计。2、正确设置 ROM 的参数。3、正确设置仿真激励信号，全面检测设计逻辑。4、综合下载，进行硬件电路测试。三、实验原理 LPM 即是参数可设置模块库，这些可以以图形或硬件语言 模块形式方便调
20、用的宏功能块，使得基于 EDA 技术的电子设计 的效率和可靠性有了很大的提高。硬件乘法器的设计方法有很多，但相比之下，由高速 ROM 构成的乘法表达方式的乘法器的运算速度最快。四、实验步骤 1、调用 LPM 下 LPM_ROM 模块。2、参数设置，其中地址位宽 LPM_WIDTH 为 8，地址线位宽 LPM_WIDTHAD 也为 8，地址输入由时钟 inclock 的上升 沿来控制，即令 LPM_ADDRESS_CONTROL=”REGISTERED”,输出为非寄存方式，即：LPM_OUTDATA=”UNREGISTERED”,最后为 ROM 配置乘法表数据文件。3、完成 ROM 中的数据配制
21、。4、进行设计仿真与下载测试。五、思考题 1、如何文本进行调用 LPM 模块？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿
22、真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 附加实验 优化设计 一、实验目的 l、熟悉状态机(Moore 型)的工作原理；2、用 VHDL 语言设计状态机电路；3、学会使用状态机设计电路。二、实验原理 Moore 型状态机的输出与状态有关而与输入无关，如以下图所 示：若目前处于 S0 时，输入为 0 则状态机将维持状态 0 不变；若输入为 l 则下个状态将改变为 Sl，但不论输入是什么，此时输出均为 0。三、实验内容 1、用 VHDL 语言写出源程序。2、通过编译仿真、波形分析来验证设计；四、实验报告要求 用二实验内容熟练软件基本操作完成半加器的设计正
23、确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 1、写出状态机的 VHDL 源程序；2
24、、详细叙述状态机的工作原理；3、画出工作时序波形图。五、思考题 1、状态机两种描述方式的区别？2、MEALY 和 MOORE 的描述有何不同？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方
25、式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 附加实验 多路选择器 一、实验目的 1熟练掌握多路选择器的设计方法；2用 VHDL 语言中不同的语句来描述。二、实验原理 四选一多路选择器的原理如下图及下表，由 Sl，S0 来选择 d0，dl，d2，d3 的信号，并使其能在 Q 上输出。S1 S0 Q 0 0 d 0 0 1 d 1 1 0 d 2 1 1 d 3 X X 0 三、实验内容 1、用 VHDL 语言的不同语句分别描述任务选择器，并通过编 译仿真比较不同语句描述的区别。2、通过仿真下
26、载并通过硬件验证实验结果。四、实验报告要求 l、写出几种不同的 VHDL 源程序；2、画出电路的时序仿真波形；3、分析不同 VHDL 语句的优劣；4、写出设计心得体会。五、思考题：1、如何设计一个 3 选 1 的选择器？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完
27、成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要 附加实验 JK 触发器的设计 一、实验目的 1、掌握 JK 触发器的原理；2、掌握 JK 触发器的 VHDL 描述;3、掌握 VHDL 中信号的特性与使用方法。二、实验内容 1、完成 JK 触发器的 VHDL 设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理 JK 触发器是基本的时序电路。在这次实验中要注意时钟信号 的设置与
28、判断，要求设计上升沿触发的 JK 触发器。具体设计程序由学生自己完成。四、实验步骤 1、了解 JK 触发器的工作原理。2、用 VHDL 文本方式设计一个时钟上升沿触发的 D 触发器。4、进行 JK 触发器的设计仿真（记录仿真波形）。5、进行 JK 触发器的设计下载与测试。五、思考题 1、时钟边沿判断的方法有哪些？2、由 D 触发器元件可以构造出具有什么功能的电路？用二实验内容熟练软件基本操作完成半加器的设计正确设置仿真激励信号全面检测设计逻辑三实验原理半加器的设计半加器只考虑了两个加数本身没有考虑由低位来的进位半加器真值表被加数加数半加器逻辑表达式利用语句进行半生成半加器元件五思考题怎样自建元件自建元件的调用要注意什么实验二全加器的设计二实验目的掌握图形的设计方式掌握自建元件及调用自建元件的方法熟练掌握的使用二实验内容熟练软件基本操作完成全加器的设计正确设置仿表全加器逻辑表达式利用半加器元件完成全加器的设计图形方式其中为半加器元件四实验步骤完成图形全加器设计完成全加器设计与仿真记录仿真波形利用半加器元件进行图形的全加器设计五思考题怎样自建元件自建元件的调用要