《T_CIITA 102-2021 PKS体系 中央处理器参考板.docx》由会员分享，可在线阅读，更多相关《T_CIITA 102-2021 PKS体系 中央处理器参考板.docx（29页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、ICS35.020CCSL56团体标准T/CIITA1022021代替的T/CIITA1022020PKS体系中央处理器参考板PKSsystemCPUreferenceboard2021-12-20发布2022-02-01实施中国信息产业商会发布T/CIITA1022021目次前言.III1范围.12规范性引用文件.13术语和定义.14符号和缩略语.25参考板组成.36参考板图.56.1参考板逻辑图.56.2终端中央处理器参考板PCB布局.76.3服务器中央处理器参考板PCB布局.87硬件接口.107.1电源管理接口.107.2UART接口.117.3BIOS接口.117.4内存通道.127.
2、5PCIe接口.137.6RTC模块.147.7以太网接口.147.8音频接口.157.9SD接口.157.10LPC接口.167.11时钟接口.167.12IC接口.168适配的固件及操作系统.179参考板规格.18IT/CIITA1022021前言本文件按照GB/T1.12020标准化工作导则第1部分：标准化文件的结构和起草规则的规定起草。本文件代替T/CIITA1022020,与T/CIITA1022020相比，除结构调整和编辑性改动外，主要技术变化如下：a.将第5节“表1参考板的组成”更改为“表1中央处理器主板的必要组成”（见第5节）；b.删除了“6.1概述”的内容；c.更改了“6.2
3、参考板逻辑图”的内容；d.更改了“6.3和6.4”的结构，调整为“6.2终端中央处理器参考板PCB布局”“6.3终端中央处理器参考板PCB布局”；e.删除了7.1和7.2，增加了“7.1电源管理接口”（见7.2）；f.将“7.4flash芯片座”更改为“7.3BIOS接口”（见7.3）；g.将“7.7RTC电池座”更改为“7.6RTC模块”（见7.6）；h.将“7.8RJ45接口”更改为“7.7以太网接口”（见7.8）；i.增加了“7.8音频接口”的内容（见7.8）；j.增加了“7.9SD接口”的内容（见7.9）；k.增加了“7.10LPC接口”（的内容见7.10）；l.增加了“7.11时钟接
4、口”的内容（见7.12）；m.增加了“7.12IC接口”的内容（见7.13）；n.更改了参考板规格（见第9章图14，图15）。本文件由中国信息产业商会团体标准委员会提出并归口。本文件起草单位：飞腾信息技术有限公司、中国长城科技集团股份有限公司、北京可信华泰信息技术有限公司、中电（海南）联合创新研究院有限公司、中国电子信息产业集团有限公司。本文件主要起草人：姜南、邵立松、曾维、王海波、陈钦、白健、阳勇、李晶、邓冬明、李信德、陈双、郑航、徐志亮、李博。本文件及其所代替文件的历次版本发布情况为：T/CIITA1022020；本次为第一次修订。IIIT/CIITA1022021PKS体系中央处理器参考
5、板1范围本文件确立了终端中央处理器与服务器中央处理器参考板（以下简称“参考板”）的整体结构和组成，规定了终端台式机和服务器中央处理器参考板的硬件接口、参考板规格、适配的固件及系统等技术要求。本文件适用基于PKS体系中央处理器台式机、笔记本、服务器、或其他定制产品的设计。非PKS体系的产品可参照使用。2规范性引用文件下列文件对于本文件的应用是必不可少的。凡是注日期的引用文件，仅所注日期的版本适用于本文件。凡是不注日期的引用文件，其最新版本（包括所有的修改单）适用于本文件。GB/T61072000使用串行二进制数据交换的数据终端设备和数据电路终接设备之间的接口GB/T15629.32014信息技术
6、系统间远程通信和信息交换局域网和城域网特定要求第3部分带碰撞检测的载波侦听多址访问（CSMA/CD）的访问方法和物理层规范GB/T36630.22018信息安全技术信息技术产品安全可控评价指标第2部分中央处理器T/CIITA100-2021PKS体系术语3术语和定义下列术语和定义适用于本文件。3.1PK体系Phytium/KylinsystemPKsystem以飞腾（Phytium）中央处理器（CPU）和麒麟（Kylin）操作系统（OS）为基础的产品、技术、管理、服务、生态、方案和应用的集成系统。来源：T/CIITA100-2021，3.1.13.2PKS架构Phytium/Kylin/sec
7、urityarchitecturePKSarchitecture基于飞腾（Phytium）中央处理器（CPU）和麒麟（Kylin）操作系统（OS），具有双体系防护结构，具备内生内置安全能力的自主安全体系架构。来源：T/CIITA100-2021，3.1.23.3PKS体系Phytium/Kylin/securitysystemPKSsystem基于PKS架构（3.2）的PK体系（错误！未找到引用源。）。来源：T/CIITA100-2021，3.1.31T/CIITA10220213.4ATXadvancedtechnologyextended一种标准的主板规格。3.5中央处理器centralp
8、rocessingunitCPU由运算器、控制器、寄存器和实现它们之间联系的各类总线，以及包含在同一产品内的其他功能模块组成的集成电路。来源：GB/T36630.22018，3.1.1，有修改：“中央处理器芯片”改为“中央处理器”，并添加其缩略语“CPU”3.6千兆以太网控制器gigabitEthernetadapter支持最高速率为1000Mb/s的以太网控制器。注：以太网控制器也称以太网适配器，是使用特定的物理层和数据链路层标准，实现通信需要的电路系统。来源：T/CIITA100-2021，3.1.123.7内存通道memorychannelCPU通过总线寻址，读写内存中数据的信号通道。来
9、源：T/CIITA100-2021，3.1.103.8印制电路板printedcircuitboardPCB电子元器件电气连接的载体。3.9参考板referenceboard某类芯片或某种硬件解决方案的参考设计板卡，用于指导开发人员开展相关的硬件设计及固件与软件的适配工作。来源：T/CIITA100-2021，3.1.44符号和缩略语下列符号和缩略语适用于本文件。BIOS基本输入输出系统（basicinputoutputsystem）CAN控制器域网(controllerareanetwork)CPLD可编程逻辑器件（complexprogrammablelogicdevice）DDR3双倍数
10、据速率第三代（doubledatarate3）DDR4双倍数据速率第四代（doubledatarate4）DIMM双列直插式存储模组（dualinlinememorymodule）2部件名称组成详细描述CPU中央处理器终端中央处理器或服务器中央处理器。内存DDR3/DDR4内存通道应至少包含一个内存通道（需要根据CPU型号确定是DDR3还是DDR4内存通道）。系统盘系统硬盘接口PCIe信号的NVMe接口或SATA接口或mSATA接口。必要接口BIOS接口作为启动加载片外固件的唯一接口（需要根据CPU型号确定使用QSPI还是SPI接口）。T/CIITA1022021EC嵌入式控制器（embede
11、dcontroller）ECC一种错误检查纠正技术（errorcorrectingcode）GPIO通用输入输出（generalpurposeinput/output）HDAudio高保真音频（highdefinitionaudio）IC内置集成电路（interintegratedcircuit）IO输入输出（input/output）JTAG联合测试工作组（jointtestactiongroup）LPDDR4低功耗双倍数据传输速率，第四代（lowpowerdoubledatarate4）LPC少针脚型接口（lowpincount）LRDIMM低负载双列直插式存储模组（load-reduce
12、ddualinlinememorymodule）mSATA迷你版本SATA接口（mini-serialadvancedtechnologyattachment）NVMe非易失性内存主机控制器接口规范（nonvolatilememoryhostcontrollerinterfacespecification）PCIe高速串行计算机扩展总线（peripheralcomponentinterconnectexpress）QSPI队列式串行外设接口(queuedserialperipheralinterface)RDIMM带寄存器的双线存储模组（registereddualinlinememorymo
13、dule）RJ45一种用于布线系统中的连接器（registeredjack45）RTC实时时钟（realtimeclock）SATA串行高级技术附属接口（serialadvancedtechnologyattachment）SFP+一种可热插拔的，独立于通信协议的光学收发器接口（10gigabitsmallformfactorpluggable）SODIMM小型双列直插式存储模组（smalloutlinedualinlinememorymodule）SPI串行外设接口（serialperipheralinterface）TTL晶体管晶体管逻辑电路（transistortransistorlog
14、ic）UART通用异步收发传输器（universalasynchronousreceiver/transmitter）UDIMM无缓冲双列直插式存储模组(unregistereddualinlinememorymodule)USB通用串行总线（universalserialbus）VGA视频图形阵列(videographicsarray)5参考板组成采用PKS体系中央处理器设计的主板宜包含以下内容，详见表1。表1中央处理器主板的必要组成3部件名称组成详细描述IC接口连接DIMM槽读取内存条SPD信息。挂接外置用于存储配置的EEPROM。挂载外部RTC模块，操作系统通过该接口读取实时时间信息。调
15、试串口打印CPU相关信息和输入用户指令。必要模块时钟接口为中央处理器提供时钟输入。RTC模块在系统掉电情况下，准确的保持当前时间。CPLD/EC用于整个系统电源管理。电源模块为CPU及整个系统提供电源T/CIITA10220214T/CIITA10220216参考板图采用PKS体系中央处理器设计的产品可参考以下主板逻辑结构和PCB布局。6.1参考板逻辑图终端中央处理器参考板推荐了桌面机主板的基本组成，逻辑结构与组成如图1所示。图1终端中央处理器参考板逻辑框图组成示意图服务器中央处理器参考板推荐了双路服务器主板的基本组成，逻辑结构如图2所示。5T/CIITA1022021图2服务器中央处理器参考
16、板逻辑框图组成示意图6图3标号描述1终端中央处理器2内存通道0，DIMM插槽，安装DDR4内存条3内存通道1，DIMM插槽，安装DDR4内存条4ATX24Pin标准电源接口51个前置USB3.0标准接口62个前置USB2.0标准接口T/CIITA10220216.2终端中央处理器参考板PCB布局终端中央处理器参考板推荐了如图3所示的PCB布局。图3终端中央处理器参考板布局示意图终端中央处理器参考板PCB各组成部件的描述见表2。表2终端中央处理器参考板部件及描述7图3标号描述7UART0，标准九针串口82个USB2.092个USB3.0102个千兆网口11三孔音频接口12前置音频接口13PEU0
17、0:7,gen3x8接口14PEU18:15,gen3x8接口15PEU10:7,gen3x8接口16NVMeM.2接口17CPLDJTAG烧录座18CPLD控制器19flash芯片座202个SATA3.0接口21功能按键：一个电源按键，一个复位按键22机箱前置按键及指示灯接口23LED指示灯241路CAN总线接口25蜂鸣器26UART1插针，系统调试串口27RTC，3V电池座28IC0/IC1排针座，外置EEPROM29TF卡座30LPC接口/GPIO排针31散热器电源座32CPU散热器注：“表3服务器中央处理器参考板部件及描述”中“标号”对应“图4服务器中央处理器参考板布局示意图。T/CI
18、ITA10220216.3服务器中央处理器参考板PCB布局服务器中央处理器参考板推荐了双路服务器PCB布局，如图4所示。8标号描述12个50pin电源连接器24个4pin电源连接器35个PCIe连接器4USB3.0连接器5百兆网口+USB2.0连接器6千兆网口连接器7万兆网口连接器8串口+VGA连接器9复位按键10电源按键11三针CPU1串口连接器12三针CPU2串口连接器标号描述13三针BMC串口连接器T/CIITA1022021图4服务器中央处理器参考板布局示意图服务器中央处理器参考板PCB各组成部件的描述见表3。表3服务器中央处理器参考板部件及描述914BMC连接器154个CPU2SAT
19、A连接器164个CPU1SATA连接器17CPU1BIOS插座18CPU2BIOS插座19GPIO连接器20CPLDJTAG连接器21前置USB连接器22前置VGA连接器23CPU2JTAG连接器24CPU2IC连接器25CPU1JTAG连接器26CPU1IC连接器27CPU2内存插槽28CPU2及散热器29CPU1内存插槽30CPU1及散热器31前面板控制连接器32风扇连接器33PMBUS连接器注：“表3服务器中央处理器参考板部件及描述”中“标号”对应“图4服务器中央处理器参考板布局示意图”中各部件编号。T/CIITA10220217硬件接口采用PKS体系中央处理器设计的产品可参考如下技术细
20、节开发产品。7.1电源管理接口采用PKS体系中央处理器有如下两种方案可实现系统电源管理：方案一：CPLD做系统电源管理，应将电源按键和复位按键信号连接到CPLD，CPLD检测到相关按键操作时对系统进行上电、下电或重启操作。CPLD还用于接收CPU的相关指令对系统进行相应操作。系统软件、固件或操作系统通过专用GPIO接口发送脉冲序列和CPLD通信。CPU和CPLD通信逻辑示意图如图5。commandCPUPWR_CTR0PWR_CTR1IOIOCPLDGPIO_FBfeedbackIO10信号名称信号描述UART_0_TXDUART09针全线制接口UART_0_RXDUART_0_DSR_NUA
21、RT_0_RTS_NUART_0_DTR_NUART_0_CTS_NUART_0_RI_NUART_0_DCD_NUART_1_TXDUART1串口，默认为调试串口。UART_1_RXDUART_2_TXDUART2串口UART_2_RXDUART_3_TXDUART3串口UART_3_RXDT/CIITA1022021图5CPU和CPLD通信逻辑图示方案二：EC做系统电源管理，应将电源按键和复位按键信号连接到EC，EC检测到相关按键操作时对系统进行上电、下电或重启操作。EC还用于接收CPU的相关指令对系统进行相应操作。系统软件、固件或操作系统通过EC寄存器访问EC的资源，以实现双方通信。CP
22、U和EC通信逻辑示意图如图6。CPULPCEC图6CPU和EC通信逻辑图示目前，终端中央处理器两种方案均有使用，但是服务器中央处理器仅采用方案一做电源管理。7.2UART接口PKS体系中央处理器有四个UART接口，UART接口电平为1.8VCMOS电平标准，若使用的外设不兼容1.8VCMOS电平，需进行电平转换。默认UART_1为系统调试串口，用于输出系统打印信息，波特率为115200bps；UART_0是符合GB/T61072000（EIARS232）电气接口标准的9针全线制接口，用户可根据自己需要配置使用UART0。UART接口信号列表见表4。表4UART接口信号列表7.3BIOS接口11
23、接口类型信号名称信号描述QSPIQSPI_SCK时钟信号QSPI_SO_IO0SPI：SO数据信号；主机输出，设备输入QSPI：IO0，双向传输线0QSPI_SI_IO1SPI：SI数据信号；主机输入，设备输出QSPI：IO1，双向传输线1QSPI_WP_IO2SPI：WP写保护信号QSPI：IO2，双向传输线2QSPI_HOLD_IO3SPI：HOLD信号QSPI：IO3，双向传输线3QSPI_CSN03QSPI的0、1、2、3号片选SPISPI_EXT_SCK时钟信号EXT_SPI_SI数据信号；主机输入，设备输出SPI_EXT_SO数据信号；主机输出，设备输入SPI_EXT_WP写保护信
24、号SPI_EXT_CSN03SPI的0、1、2、3号片选注1：QSPI接口协议兼容SPI协议。注2：具体采用哪种接口加载固件，需要根据所选中央处理器型号确定。T/CIITA1022021PKS体系中央处理器用于连接BIOS芯片的接口有QSPI或SPI，QSPI或SPI接口均支持四个片选，单片最大支持容量为512MB。CPU启动后，通过QSPI/SPI接口的CSN0片选的BIOS芯片加载固件，来执行相关指令。QSPI或SPI接口信号描述见错误！未找到引用源。表5。BIOS芯片连接原理图如图7。表5QSPI/SPI接口信号列表图7Flash芯片座设计原理图7.4内存通道PKS体系中央处理器的内存通
25、道有DDR3和DDR4两种。DDR4内存通道作为主流应用有以下特性：1)支持X16、X8和X4三种DDR颗粒类型；2)支持DDR4UDIMM、SODIMM、RDIMM、LRDIMM；3)支持1/2/4个Rank；4)每个通道包含64个数据位和8个ECC校验位；5)部分终端中央处理器DDR4接口还兼容LPDDR4协议，支持x16、x32LPDDR4内存颗粒。12信号名描述LMUx_A0A13LMUx_A14/WE_NLMUx_A15/CAS_NLMUx_A16/RAS_NLMUx_A17LMUx_BA01LMUx_BG01DDR4SDRAM接口地址和控制命令信号，包括BankArray、Bank
26、Group等LMUx_C02DDR4SDRAM通道的ChipID，用于3DS类型的存储器LMUx_CKE03DDR4SDRAM通道的时钟使能信号LMUx_CS03DDR4SDRAM通道的片选信号LMUx_ODT03DDR4SDRAM通道的终端匹配电阻的使能控制信号LMUx_ACT_NActivation命令接口信号LMUx_BP_ALERT_NDDR4SDRAM通道的故障指示信号LMUx_BP_MEMRESET_LDDR4SDRAM通道的复位信号LMUx_PARDDR4SDRAM通道的校验信号LMUx_BP_VREFDDR4SDRAM通道的参考电压输入LMUx_D_OBVDDR4SDRAM通道
27、的观察信号，用于调试LMUx_CLK_C03LMUx_CLK_T03四路DDR4SDRAM通道的差分时钟LMUx_DQS_C017LMUx_DQS_T01718路DDR4SDRAM通道的数据差分选通信号LMUx_DQ063DDR4SDRAM通道的64位数据接口信号LMUx_CB07DDR4SDRAM通道的校验数据接口信号LMUx_BP_ZN外接校准电阻（应采用240（1%精度）电阻与地连接，宜尽可能靠近CPU引脚放置）信号描述PEU_TXPxPEU_TXNxPCIe控制器发送器串行差分数据lanexT/CIITA1022021中央处理器DDR4信号描述见表6。表6中央处理器DDR4信号描述7.
28、5PCIe接口PCIe接口是参考板的主要扩展插槽，用于外设扩展连接，PKS体系中央处理器的PCIe支持PCIe3.0规范，并向下兼容2.0、1.0规范。其中X16接口可拆分为2个X8接口，可连接X1、X2、X4或X8外设（SATA卡、显卡、USB卡、网卡等扩展卡）以获得相应的扩展功能。PCIe相关信号见表7。表7PCIe信号描述13PEU_RXPxPEU_RXNxPCIe控制器接收器串行差分数据lanexPEUx_REFCLKPPEUx_REFCLKN外部100MHz差分时钟输入PEUx_REXT外接校准电阻(采用3.01K(1%精度）电阻与地连接，宜尽可能靠近CPU引脚放置)。接口协议信号描
29、述RGMIIRGMII_TXD0发送数据位0RGMII_TXD1发送数据位1RGMII_TXD2发送数据位2RGMII_TXD3发送数据位3最小值最大值建议值封装精度176nF265nF220nF040210%T/CIITA1022021PCIe的输出端到接收端之间采用交流耦合的方式，具体耦合电容要求见下表。表8PCIe链路AC耦合电容7.6RTC模块主板上应设计一个外部RTC模块和一个纽扣电池座，以保证在系统掉电情况下，准确的保持当前时间。应将RTC模块的输出信号（SQW/OUT）连接到CPLD或EC，原理图如图8所示。V_BAT1+-2J48C19356pF(NC)BatterySocke
30、t纽扣电池座32.768kHzSMD3215Y16C19366pF(NC)32.768kHz1V_BAT234C1938U74X1X2VBATGNDC1937VCC80.1uFP3V3_STBYSQW/OUT7RTC_OUTSCL6P3V3_I2C_1_SCLR11754.7KSDA5P3V3_I2C_1_SDAR11764.7KP3V3RTCIC0.1uF图8RTC电池座设计原理图7.7以太网接口PKS体系的部分终端中央处理器上集成有千兆以太网控制器，接口协议为RGMII，需要外接PHY芯片实现以太网功能，接口信号描述见表9。服务器中央处理器本身未集成以太网控制器，若有需要宜通过PCIe接口
31、扩展出以太网接口。表9千兆以太网接口协议信号说明14RGMII_GTX_CLK发送数据采样时钟，频率125MHzRGMII_TX_CTL发送控制RGMII_RXD0接收数据位0RGMII_RXD1接收数据位1RGMII_RXD2接收数据位2RGMII_RXD3接收数据位3RGMII_RX_CLK接收数据采样时钟，频率125MHzRGMII_RX_CTL接收控制RGMII_MDC管理接口，时钟信号RGMII_MDIO管理接口，数据信号信号名称信号描述HDA_SDO串行数据输出HDA_BCLK24MHz时钟输出HDA_RST控制器输出的复位信号，低有效。连接所有编解码器复位引脚。HDA_SYNC48kHz同步采样信号HDA_SDI0数据输入HDA_SDI1数据输入HDA_SDI2数据输入HDA_SDI3数据输入信号名称信号描述SD_DETECTSD卡插入检测，低有效S