第--章组合逻辑电路优秀文档.ppt

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1、EXIT 组合逻辑电路EXIT概述第 6 章组合逻辑电路 组合逻辑电路中的竞争冒险加法器和数值比较器数据选择器与数据分配器译码器编码器组合逻辑电路的分析和设计方法本章小结EXIT 组合逻辑电路EXIT主要要求：掌握组合逻辑电路和时序逻辑电路的概念。了解组合逻辑电路的特点与描述方法。6.1概述EXIT 组合逻辑电路EXIT一、组合逻辑电路的概念 指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。数字电路根据逻辑功能特点的不同分为 组合逻辑电路 时序逻辑电路 指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。EXIT 组合逻辑电路EXIT二、

2、组合逻辑电路的特点与描述方法 组合逻辑电路的逻辑功能特点：没有存储和记忆作用。组合电路的组成特点：由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。组合电路的描述方法主要有逻辑表达式、真值表、卡诺图和逻辑图等。EXIT 组合逻辑电路EXIT主要要求：理解组合逻辑电路分析与设计的基本方法。熟练掌握逻辑功能的逻辑表达式、真值表、卡诺图和逻辑图表示法及其相互转换。6.2组合逻辑电路的分析方法和设计方法 EXIT 组合逻辑电路EXIT一、组合逻辑电路的基本分析方法分析思路：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。根据给定逻辑图写出输出逻辑式，并进

3、行必要的化简列真值表分析逻辑功能EXIT 组合逻辑电路EXIT例 分析下图所示逻辑 电路的功能。解：(1)写出输出逻辑函数式ABCYY1YY1001 010 100 111(3)分析逻辑功能(2)列逻辑函数真值表1 1 10 1 11 0 10 0 11 1 00 1 01 0 00 0 0Y C B A输 出 输 入0 1 01 0 00 0 11 1 100001111根据异或功能可列出真值表如右表；也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。通过分析真值表特点来说明功能。A、B、C 三个输入变量中，有奇数个 1时，输出为 1，否则输出为 0。因此，图示电路为三

4、位判奇电路，又称奇校验电路。0 1 01 0 0110 0 1 11 1 1 1EXIT 组合逻辑电路EXIT 初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。由 Si 表达式可知，当输入有奇数个 1 时，Si=1，否则 Si=0。例 分析下图电路的逻辑功能。解：(2)列真值表(1)写出输出逻辑函数式AiBiCi-1CiSiAiBi Ci-10100 01 11 10 1 1 1 11 1 10 1 11 0 10 0 11 1 00 1 01 0 00 0 0CiSiCi-1BiAi输 出 输 入11110000由 Ci-1 表达式可画出其

5、卡诺图为：11101000可列出真值表为(3)分析逻辑功能将两个一位二进制数 Ai、Bi 与低位来的进位 Ci-1 相加，Si 为本位和，Ci 为向高位产生的进位。这种功能的电路称为全加器。EXIT 组合逻辑电路EXIT二、组合逻辑电路的基本设计方法 设计思路：基本步骤：分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。分析设计要求并列出真值表求最简输出逻辑式画逻辑图。首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值 0，何时取值1)。然后分析输出变量和输入变量间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门

6、电路类型的要求，将最简与或式变换为与门类型对应的最简式。EXIT 组合逻辑电路EXIT下面通过例题学习如何设计组合逻辑电路(一)单输出组合逻辑电路设计举例 例 设计一个A、B、C三人表决电路。当表决某个提案时，多数人同意，则提案通过，但A具有否决权。用与非门实现。解：(1)分析设计要求，列出真值表设 A、B、C 同意提案时取值为 1，不同意时取值为 0；Y 表示表决结果，提案通过则取值为 1，否则取值为 0。可得真值表如右。A、B、C三人表决电路多数人同意，则提案通过，但A具有否决权1 1 10 1 11 0 10 0 11 1 00 1 01 0 00 0 0Y C B A输出 输 入000

7、0000011111111110(2)化简输出函数Y=AC+ABABC0100 01 11 10 1 1 1 0 0 0 0 0用与非门实现，并求最简与非式=AC+AB=ACABEXIT 组合逻辑电路EXIT(3)根据输出逻辑式画逻辑图YABCY=ACAB(二)多输出组合逻辑电路设计举例 EXIT 组合逻辑电路EXITBiAi输 入CiSi输 出相加的两个数本位和向高位的进位解：(2)求最简输出函数式Ci=Ai Bi(3)画逻辑图1 0 1 10 1 0 10 1 1 00 01 1 1BiAi输 入CiSi输 出0 0例 试设计半加器电路。将两个 1 位二进制数相加，而不考虑低位进位的运算电

8、路，称为半加器。SiCiAiBi(1)分析设计要求，列真值表。EXIT 组合逻辑电路EXIT半加器电路能用与非门实现吗？用与非门实现的半加器电路为AiBiSiCi1 i i iB A C=i i i iiB A B AS+=i i i i i iA B A B B A.=此式虽非最简，但这样可利用 Ci 中的信号 Ai Bi，省去实现 Ai 和 Bi 的两个非门，从而使整体电路最简。EXIT 组合逻辑电路EXIT主要要求：理解编码的概念。理解常用编码器的类型、逻辑功能和使用方法。6.3编码器 EXIT 组合逻辑电路EXIT一、编码器的概念与类型 编码 将具有特定含义的信息编成相应二进制代码的过

9、程。实现编码功能的电路 编码器 二进制编码器 二-十进制编码器 优先编码器 编码器(即Encoder)被编信号 二进制代码 编码器 EXIT 组合逻辑电路EXITI1I2I3I4I5I6I7Y0Y1Y23 位二进制编码器用 n 位二进制数码对 2n 个输入信号进行编码的电路。二、二进制编码器由图可写出编码器的输出逻辑函数为由上式可列出真值表为原码输出Y0=I1I3I5I7Y2=I4I5I6I7Y1=I2I3I6I7Y0=I1I3I5I7I0省略不画 8 个需要编码的输入信号输出 3 位二进制码I1I2I3I4I5I6I7Y0Y1Y21 1 1 1 0 0 0 0 0 0 00 1 1 0 1

10、0 0 0 0 0 01 0 1 0 0 1 0 0 0 0 00 0 1 0 0 0 1 0 0 0 01 1 0 0 0 0 0 1 0 0 00 1 0 0 0 0 0 0 1 0 01 0 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 0 0 0 1Y0Y1Y2I7I6I5I4I3I2I1I0输 出 输 入被编信号高电平有效。8 线 3 线编码器EXIT 组合逻辑电路EXITI1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 码编码器三、二十进制编码器将 0 9 十个十进制数转换为二进制代码的电路。又称十进制编码器。I0省略不画输出 4 位二进制代码原码

11、输出I1I2I3I4I5I6I7Y0Y1Y2I8I9Y31 0 0 1 1 0 0 0 0 0 0 0 0 00 0 0 1 0 1 0 0 0 0 0 0 0 01 1 1 0 0 0 1 0 0 0 0 0 0 00 1 1 0 0 0 0 1 0 0 0 0 0 01 0 1 0 0 0 0 0 1 0 0 0 0 00 0 1 0 0 0 0 0 0 1 0 0 0 01 1 0 0 0 0 0 0 0 0 1 0 0 00 1 0 0 0 0 0 0 0 0 0 1 0 01 0 0 0 0 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 0 0 0 0 0 0 1Y0

12、Y1Y2Y3I9I8I7I6I5I4I3I2I1I0输出 输入10 线 4 线编码器被编信号高电平有效EXIT 组合逻辑电路EXIT为何要使用优先编码器？四、优先编码器(即 Priority Encoder)1 1 1 1 0 0 0 0 0 0 00 1 1 0 1 0 0 0 0 0 01 0 1 0 0 1 0 0 0 0 00 0 1 0 0 0 1 0 0 0 01 1 0 0 0 0 0 1 0 0 00 1 0 0 0 0 0 0 1 0 01 0 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 0 0 0 1Y0Y1Y2I7I6I5I4I3I2I1I0输 出 输

13、入允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。EXIT 组合逻辑电路EXITCT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二-十进制优先编码器 CT74LS147I9=1，I8=0 时，不论 I0 I7 为 0 还是 1，电路只对 I8 进行编码，输出反码 0111。反码输出被编信号输入，(省略了 I0)，低电平有效。0 1 1 1 1 1 1 1 1 1 1 1 01 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 1 1 1

14、 1 1 1 0 0 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 0 0 0 1 1 1 0 1 1 1 0 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出 输入 I9=0 时，不论其他 Ii 为 0 还是 1，电路只对 I9 进行编码，输出 Y3Y2Y1Y0=0110，为反码，其原码为 1001。1 1 1 0 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1无编码请求Y3Y2Y1Y0=1111依次类推CT74LS147I8I1I2I3I4I5I6I7Y0

15、Y1Y2Y3I9被编信号优先级别从高到低依次为 I9、I8、I7、I6、I5、I4、I3、I2、I1、I0。EXIT 组合逻辑电路EXIT主要要求：理解译码的概念。掌握二进制译码器 CT74LS138 的逻辑功能和使用方法。6.4译码器 理解其他常用译码器的逻辑功能和使用方法。掌握用二进制译码器实现组合逻辑电路的方法。EXIT 组合逻辑电路EXIT一、译码的概念与类型 译码是编码的逆过程。将表示特定意义信息的二进制代码翻译出来。实现译码功能的电路 译码器 二进制译码器 二-十进制译码器 数码显示译码器 译码器(即 Decoder)二进制代码 与输入代码对应的特定信息 译码器 EXIT 组合逻辑

16、电路EXIT二、二进制译码器 将输入二进制代码译成相应输出信号的电路。n 位二进制代码 2n 位译码输出二进制译码器 译码输出1 0 0 0 1 10 1 0 0 0 10 0 1 0 1 00 0 0 1 0 0Y3Y2Y1Y0A0A1译码输入译码输出高电平有效译码输出0 1 1 1 1 11 0 1 1 0 11 1 0 1 1 01 1 1 0 0 0Y3Y2Y1Y0A0A1译码输入0000译码输出低电平有效2-4 线译码器电路与工作原理演示EXIT 组合逻辑电路EXIT(一)3 线 8 线译码器 CT74LS138 简介 CT74LS138A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7

17、STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7逻辑功能示意图(一)3 线 8 线译码器 CT74LS138 简介 3 位二进制码输入端8 个译码输出端低电平有效。使能端 STA 高电平有效，STB、STC 低电平有效，即当 STA=1，STB=STC=0 时译码，否则禁止译码。实物图片 EXIT 组合逻辑电路EXIT0 1 1 1 1 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 0 1 1 0 11 1 0 1 1 1 1 1 1 0 1 0 11 1 1 0 1 1 1 1 0 0 1 0 11 1 1 1 0 1 1 1 1 1 0 0 11 1 1 1 1 0 1

18、1 0 1 0 0 11 1 1 1 1 1 0 1 1 0 0 0 11 1 1 1 1 1 1 0 0 0 0 0 11 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输出 输入CT74LS138 真值表允许译码器工作禁止译码 Y7 Y0 由输入二进制码 A2、A1、A0 的取值决定。011 1 1 1 1 1 1 11 1 1 1 1 1 1 10 10 10 10 10 10 10 10 1 0 0 01 0 000000000输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1

19、A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m70 0 0 01 0 0 0Y0=A2A1A0=m0Y1=A2A1A0=m1二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。EXIT 组合逻辑电路EXIT(二)用二进制译码器实现组合逻辑函数(二)用二进制译码器实现组合逻辑函数由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。当译码器输出低电平有效时，多选

20、用与非门；译码器输出高电平有效时，多选用或门。EXIT 组合逻辑电路EXIT由于有 A、B、C 三个变量，故选用 3 线-8 线译码器。解：(1)根据逻辑函数选择译码器例 试用译码器和门电路实现逻辑函数选用 3 线-8 线译码器 CT74LS138，并令 A2=A，A1=B，A0=C。(2)将函数式变换为标准与-或式(3)根据译码器的输出有效电平确定需用的门电路EXIT 组合逻辑电路EXITAB CYY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCA0A1A2CT74LS138(4)画连线图 Y&CT74LS138 输出低电平有效，i=0 7因此，将 Y 函数式变换为采用 5 输入与非门，

21、其输入取自 Y1、Y3、Y5、Y6 和 Y7。EXIT 组合逻辑电路EXIT例 试用译码器实现全加器。解：(1)分析设计要求，列出真值表设被加数为 Ai，加数为 Bi，低位进位数为 Ci-1。输出本位和为 Si，向高位的进位数为 Ci。列出全加器的真值表如下：1 1 1 1 11 0 0 1 11 0 1 0 10 1 0 0 11 0 1 1 00 1 0 1 00 1 1 0 00 0 0 0 0CiSiCi-1BiAi输 出 输 入(3)选择译码器选用 3 线 8 线译码器 CT74LS138。并令 A2=Ai，A1=Bi，A0=Ci-1。(2)根据真值表写函数式EXIT 组合逻辑电路E

22、XIT4 选 1 数据选择器电路与工作原理动画演示ST=0 时，数据选择器工作。初学者一般从输入向输出逐级写出各个门的输出逻辑式。组合逻辑电路的基本设计方法是：根据给定(三)译码器的扩展(二)用二进制译码器实现组合逻辑函数这种功能的电路称为全加器。Y0=I1I3I5I7Y5=A2A1A0=m5一、组合逻辑电路的概念用 n 位二进制数码对 2n 个输入信号进行编码的电路。低位的进位输出 CO 依次加到相邻高位的进位输入端 CI。当信号通过导线和门电路时，将产生时间延迟。Y1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi-1A0A1A2CT74LS138CiBi(4)根据译码器的输出

23、有效电平确定需用的门电路(5)画连线图Ci&Si&CT74LS138 输出低电平有效，i=0 7因此，将函数式变换为EXIT 组合逻辑电路EXITCT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31(三)译码器的扩展 A3A2A1A0低位片高位片(三)译码器的扩展 例如 两片 CT74LS138 组成的 4 线 16 线译码器。16 个译码输出端 4 位二进制码输入端低 3 位码从

24、各译码器的码输入端输入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位码 A3 与高位片 STA 端和低位片 STB 端相连，因此，A3=0 时低位片工作，A3=1 时高位片工作。STA不用，应接有效电平 1。作 4 线 16 线译码器使能端，低电平有效。EXIT 组合逻辑电路EXITCT74LS138 组成的 4 线 16 线译码器工作原理 E=1 时，两个译码器都不工作，输出 Y0 Y15 都为高电平 1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A

25、1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE(1)A3=0 时，高位片不工作，低位片工作，译出与输入 0000 0111 分别对应的 8 个输出信号 Y0 Y7。(2)A3=1 时，低位片不工作，高位片工作，译出与输入 1000 1111分别对应的 8 个输出信号 Y8 Y15。E=0 时，允许译码。EXIT 组合逻辑电路EXIT将 BCD 码的十组代码译成 0 9 十个对应输出信号的电路，又称 4 线 10 线

26、译码器。三、二十进制译码器 8421BCD 码输入端，从高位到低位依次为 A3、A2、A1 和 A0。10 个译码输出端，低电平 0 有效。4 线-10 线译码器CT74LS42逻辑示意图Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3EXIT 组合逻辑电路EXIT1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 1 1 0 0 1 11 1 1 1 1 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 1

27、0 1 0 1伪码0 1 1 1 1 1 1 1 1 1 1 0 0 1 91 0 1 1 1 1 1 1 1 1 0 0 0 1 81 1 0 1 1 1 1 1 1 1 1 1 1 0 71 1 1 0 1 1 1 1 1 1 0 1 1 0 61 1 1 1 0 1 1 1 1 1 1 0 1 0 51 1 1 1 1 0 1 1 1 1 0 0 1 0 41 1 1 1 1 1 0 1 1 1 1 1 0 0 31 1 1 1 1 1 1 0 1 1 0 1 0 0 21 1 1 1 1 1 1 1 0 1 1 0 0 0 11 1 1 1 1 1 1 1 1 0 0 0 0 0 0Y

28、9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输 出 输 入 十进制数4 线-10 线译码器 CT74LS42 真值表0 0 0 0 00 1 0 0 01 0 0 10 0 0 11 1 1 00 1 1 01 0 1 00 0 1 01 1 0 00 1 0 0000000001 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 10 1 1 11 0 1 10 0 1 11 1 0 10 1 0

29、1伪码01EXIT 组合逻辑电路EXITYA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3a数码显示器bcdefgbcdefgabcdefga四、数码显示译码器 将输入的 BCD 码译成相应输出信号，以驱动显示器显示出相应数字的电路。(一)数码显示译码器的结构和功能示意0101a数码显示器bcdefgYA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3bcdefgabcdefga输入 BCD 码输出驱动七段数码管显示相应数字0001EXIT 组合逻辑电路EXIT(二)数码显示器简介数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(

30、LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。1.七段半导体数码显示器(LED)abcdefgDPa g f COM bce d COM DPabcdefgDP发光字段，由管脚 a g 电平控制是否发光。小数点，需要时才点亮。显示的数字形式EXIT 组合逻辑电路EXIT主要优点：字形清晰、工作电压低、体积小、可靠 性高、响应速度快、寿命长和亮度高等。主要缺点：工作电流大，每字段工作电流约 10 mA。共阳接法 共阴接法 半导体数码显示器内部接法COMCOMDP g f e d c b aDP g f e d c b aCOMCOMVCC+5 V串接限流电阻 a g 和 DP

31、 为低电平时才能点亮相应发光段。a g 和 DP 为高电平时才能点亮相应发光段。共阳接法数码显示器需要配用输出低电平有效的译码器。共阴接法数码显示器需要配用输出高电平有效的译码器。RR共阳极共阴极EXIT 组合逻辑电路EXIT即液态晶体 2.液晶显示器(LCD)点亮七段液晶数码管的方法与半导体数码管类似。主要优点：工作电压低，功耗极小。主要缺点：显示欠清晰，响应速度慢。液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，破坏了液晶分子的整齐排列，液晶

32、对入射光产生散射而变成了暗灰色，于是显示出相应的数字。当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。EXIT 组合逻辑电路EXIT3.七段显示译码器4 线 7 段译码器/驱动器 CC14547的逻辑功能示意图CC14547BI D C B ABIYgYfYeYdYcYbYa 消隐控制端，低电平有效。8421 码输入端译码驱动输出端，高电平有效。EXIT 组合逻辑电路EXIT4 线-7 段译码器/驱动器CC14547真值表消隐0 0 0 0 0 0 0 0 1 1 1 1消隐0 0 0 0 0 0 0 0 1 1 1 1消隐0 0 0 0 0 0 0 1 0 1 1 1消隐0

33、0 0 0 0 0 0 0 0 1 1 1消隐0 0 0 0 0 0 0 1 1 0 1 1消隐0 0 0 0 0 0 0 0 1 0 1 19 1 1 0 0 1 1 1 1 0 0 1 18 1 1 1 1 1 1 1 0 0 0 1 17 0 0 0 0 1 1 1 1 1 1 0 16 1 1 1 1 1 0 0 0 1 1 0 15 1 1 0 1 1 0 1 1 0 1 0 14 1 1 0 0 1 1 0 0 0 1 0 13 1 0 0 1 1 1 1 1 1 0 0 12 1 0 1 1 0 1 1 0 1 0 0 11 0 0 0 0 1 1 0 1 0 0 0 10 0

34、1 1 1 1 1 1 0 0 0 0 1消隐0 0 0 0 0 0 0 0YgYfYeYdYcYbYa A B C D BI数字显示输 出 输 入4 线-7 段译码器/驱动器 CC14547的逻辑功能示意图CC14547BI D C B ABIYgYfYeYdYcYbYa 0 0 0 0 0 0 0 0消隐11111111111111110 1 1 10 1 1 11 0 1 10 0 1 11 1 0 10 1 0 1消隐消隐消隐消隐消隐消隐98765432101 1 0 0 1 1 11 1 1 1 1 1 10 0 0 0 1 1 11 1 1 1 1 0 01 1 0 1 1 0 1

35、1 1 0 0 1 1 01 0 0 1 1 1 11 0 1 1 0 1 10 0 0 0 1 1 00 1 1 1 1 1 11 0 0 10 0 0 11 1 1 00 1 1 01 0 1 00 0 1 01 1 0 00 1 0 01 0 0 00 0 0 0允许数码显示伪码相应端口输出有效电平 1，使显示相应数字。输入BCD 码agf bc禁止数码显示数码显示器结构及译码显示原理演示EXIT 组合逻辑电路EXIT主要要求：理解数据选择器和数据分配器的作用。理解常用数据选择器的逻辑功能及其使用。掌握用数据选择器实现组合逻辑电路的方法。6.5数据选择器和数据分配器 EXIT 组合逻辑电

36、路EXITD0YD1D2D34 选 1 数据选择器工作示意图A1A0一、数据选择器和数据分配器的作用 数据选择器:根据地址码的要求，从多路输入信号中 选择其中一路输出的电路.又称多路选择器(Multiplexer，简称MUX)或多路开关。多路输入一路输出地址码输入1 0Y=D1D1常用 2 选 1、4 选 1、8 选 1和 16 选 1 等数据选择器。数据选择器的输入信号个数 N 与地址码个数 n 的关系为 N=2nEXIT 组合逻辑电路EXIT数据分配器:根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。Demultiplexer，简称DMUXY0DY1Y2Y34 路数据分配器工作

37、示意图A1A0一路输入多路输出地址码输入1 0Y1=DDEXIT 组合逻辑电路EXIT二、数据选择器的逻辑功能及其使用 1.8 选 1 数据选择器 CT74LS151 CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STY YCT74LS151的逻辑功能示意图 8 路数据输入端地址信号输入端互补输出端使能端，低电平有效4 选 1 数据选择器电路与工作原理动画演示实物图片EXIT 组合逻辑电路EXITCT74LS151STA2A1A0D0D7D6D5D4D3D2D1STY YCT74LS151逻辑功能示意图 ST=1 时禁止数据选择器工作ST=0 时，数据选择器工作。选择哪一路

38、信号输出由地址码决定。8 选 1 数据选择器CT74LS151 真值表 D7D71 1 1 0D6D60 1 1 0D5D51 0 1 0D4D40 0 1 0D3D31 1 0 0D2D20 1 0 0D1D11 0 0 0D0D00 0 0 01 0 1Y Y A0A1A2ST输 出 输入EXIT 组合逻辑电路EXIT因为若A2A1A0=000，则因为若A2A1A0=010，则Y=D0Y=D2D7D71 1 1 0D6D60 1 1 0D5D51 0 1 0D4D40 0 1 0D3D31 1 0 0D2D20 1 0 0D1D11 0 0 0D0D00 0 0 01 0 1Y Y A0A

39、1A2ST输 出 输入CT74LS151 输出函数表达式1 00 00 00 00 01 00 00 0Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7=m0D0+m1D1+m2D2+m3D3+m4D4+m5D5+m6D6+m7D7EXIT 组合逻辑电路EXIT2.双 4 选 1 数据选择器 CC14539 CC14539 1STA1A01D01D31D

40、21D11ST1Y 2Y双4选1数据选择器CC14539逻辑功能示意图 2D02D32D22D12ST2ST两个数据选择器的公共地址输入端。数据选择器 1 的输出数据选择器 1 的数据输入、使能输入。数据选择器 2 的数据输入、使能输入。数据选择器 2 的输出内含两个相同的 4 选 1 数据选择器。EXIT 组合逻辑电路EXIT例如 两片 CT74LS1380 0Y0=A2A1A0=m0例 试设计半加器电路。用与非门实现的半加器电路为当在相应字段的电极上加电压当信号通过导线和门电路时，将产生时间延迟。CC14539 数据选择器输出函数式由图可写出编码器的输出逻辑函数为低 3 位码从各译码器的码

41、输入端输入。该时刻输入信号的取值组合，而与电路原后者是分析电路的常用方法，下面介绍之。数据选择器 2 的输出相应二进制代码输出，常用的有二进制编码ST=0 时，数据选择器工作。例 试用数据选择器实现函数 Y=AB+AC+BC。1 1 1 1 00 0 1 1 01 1 0 1 00 0 0 1 01 1 1 0 00 0 1 0 01 1 0 0 00 0 0 0 00 11Y 1D01D11D21D3A0A11ST输出 输入 CC14539 数据选择器 1 真值表1D01D11D21D31ST使能端低电平有效1 1 1 1 00 0 1 1 01 1 0 1 00 0 0 1 01 1 1

42、0 00 0 1 0 01 1 0 0 00 0 0 0 01D01D11D21D30 1数据选择器 2 的逻辑功能同理。1ST=1 时，禁止数据选择器工作，输出 1Y=0。1ST=0 时，数据选择器工作。输出哪一路数据由地址码 A1 A0 决定。EXIT 组合逻辑电路EXIT CC14539 数据选择器输出函数式1Y=A1 A0 1D0+A1 A0 1D1+A1 A0 1D2+A1 A0 1D3=m0 1D0+m1 1D1+m2 1D2+m3 1D32Y=A1 A0 2D0+A1 A0 2D1+A1 A0 2D2+A1 A0 2D3=m0 2D0+m1 2D1+m2 2D2+m3 2D3EX

43、IT 组合逻辑电路EXIT三、用数据选择器实现组合逻辑函数 由于数据选择器在输入数据全部为 1 时，输出为地址输入变量全体最小项的和。例如 4 选 1 数据选择器的输出Y=m0 D0+m1 D1+m2 D2+m3 D3 当 D0=D1=D2=D3=1 时，Y=m0+m1+m2+m3。当 D0 D3 为 0、1 的不同组合时，Y 可输出不同的 最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接将逻辑函数输入变量有序地接数据选择器的地址输入端。因此用数据选择器可实现任何组合逻辑函数。EXIT 组合逻辑电路EXIT CT74LS1

44、51 有 A2、A1、A0 三个地址输入端，正好用以输入三变量 A、B、C。例 试用数据选择器实现函数 Y=AB+AC+BC。该题可用代数法或卡诺图法求解。Y为三变量函数，故选用 8 选 1 数据选择器，现选用 CT74LS151。代 数 法 求 解解：(2)写出逻辑函数的最小项表达式Y=AB+AC+BC=ABC+ABC+ABC+ABC(3)写出数据选择器的输出表达式Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比较 Y 和 Y两式中最小项的对应关系(1)选择数据选择器令 A=A2，B=A

45、1，C=A0则 Y=ABCD0+ABCD1+ABCD2+ABCD3+ABCD4+ABCD5+ABCD6+ABCD7ABCABC ABC ABCABC ABC ABC ABC+为使 Y=Y，应令D0=D1=D2=D4=0D3=D5=D6=D7=1EXIT 组合逻辑电路EXIT(5)画连线图CT74LS151A2A1A0D0D7D6D5D4D3D2D1STY YYABC1即可得输出函数D0D2D1D4D7D6D5D31EXIT 组合逻辑电路EXIT(1)选择数据选择器选用 CT74LS151(2)画出 Y 和数据选择器输出 Y 的卡诺图(3)比较逻辑函数 Y 和 Y 的卡诺图设 Y=Y、A=A2、

46、B=A1、C=A0对比两张卡诺图后得D0=D1=D2=D4=0D3=D5=D6=D7=1(4)画连线图ABC0100 01 11 10 1 1 1 1 0 0 0 0Y的卡诺图A2A1A00100 01 11 10 D6 D7D5 D3 D0 D1 D2 D4 Y 的 卡 诺 图 1 1 1 1 D6 D7D5 D3卡 诺 图 法 求 解解：与代数法所得图相同EXIT 组合逻辑电路EXIT主要要求：理解加法器的逻辑功能及应用。了解数值比较器的作用。6.6 加法器和数值比较器 EXIT 组合逻辑电路EXIT一、加法器(一)加法器基本单元半加器 Half Adder，简称 HA。它只将两个 1 位

47、二进制数相加，而不考虑低位来的进位。1 0 1 10 1 0 10 1 1 00 0 0 0CiSiBiAi输 出 输 入AiBiSiCiCOEXIT 组合逻辑电路EXIT全加器Full Adder，简称FA。能将本位的两个二进制数和邻低位来的进位数进行相加。1 1 1 1 11 0 0 1 11 0 1 0 10 1 0 0 11 0 1 1 00 1 0 1 00 1 1 0 00 0 0 0 0CiSiCi-1BiAi输 出 输入AiBiSiCiCOCI Ci-1EXIT 组合逻辑电路EXIT(二)多位加法器 实现多位加法运算的电路其低位进位输出端依次连至相邻高位的进位输入端，最低位进位

48、输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。串行进位加法器超前进位加法器EXIT 组合逻辑电路EXIT串行进位加法器举例A3B3C3S3COCIS2S1S0A2B2A1B1A0B0COCICOCICOCI CI加数 A 输入A3A2A1A0B3B2B1B0B3B2B1B0加数 B 输入低位的进位输出 CO 依次加到相邻高位的进位输入端 CI。相加结果读数为 C3S3S2S1S0和数进位数EXIT 组合逻辑电路EXIT超前进位加法器举例：CT74LS283相加结果

49、读数为 C3S3S2S1S0 4 位二进制加数 B 输入端 4 位二进制加数 A 输入端低位片进位输入端本位和输出端向高位片的进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3CT74LS283逻辑符号EXIT 组合逻辑电路EXIT二、数值比较器 Digital Comparator，又称数字比较器。用于比较两个数的大小。(一)1 位数值比较器 输 入 输 出A B Y(AB)Y(AB)Y(A=B)0 0 0 0 10 1 0 1 01 0 1 0 01 1 0 0 1ABAABABBY(AB)EXIT 组合逻辑电路EXIT(二)多位数值比较器 可利用 1

50、 位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。例如 比较 A=A3A2A1A0 和 B=B3B2B1B0 的大小：若 A3 B3，则 A B；若 A3 B3，则 A B2，则 A B；若 A2 B2，则 A B；若 A2=B2，则再去比较更低位。依次类推，直至最低位比较结束。EXIT 组合逻辑电路EXIT主要要求：了解竞争冒险现象及其产生的原因和消除措施。组合逻辑电路中的竞争冒险EXIT 组合逻辑电路EXIT一、竞争冒险现象及其危害当信号通过导线和门电路时，将产生时间延迟。因此，同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到达门输入端的时间会有