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1、计算机组成原理第4章 主存储器1.存储器容量扩展n位扩展n字扩展n字位扩展2.存储控制n集中刷新n分散刷新n异步刷新3.存储校验线路4.8 半导体存储器的组成与控制复习（一）vRAM存储器芯片总结 RAM存储器芯片有多种型号，每一RAM存储器芯片具有：n地址线Ai：引脚数与存储芯片的单元数有关；n数据线Di：引脚数与存储芯片的字长有关；n片选信号CS：只有CS有效时，芯片才被选中，所连地址线才有效，才能进行读/写操作。n读/写信号WE：为0，控制写入电路进行写入；为1，控制读出电路进行读出。n电源线、地线复习（二）例1：某RAM芯片，其存储容量为16K8位，问：（1）该芯片引出线的最小数目应为
2、多少？（2）存储器芯片的地址范围是什么？解：（1）16K=214，所以地址线14根；字长8位，所以数据线8根。14+8+1+1+1+1=26地址线 数据线 片选 读/写 电源线 地线（2）存储器芯片的地址范围为0000H3FFFH存储器芯片的地址范围：地址线从全“0”到全“1”的所有编码复习（三）vSRAM芯片2114（1K4位）外特性：地址端：2114（1K4）1 910 18A6 A5 A4 A3 A0 A1 A2 CS GNDVcc A7 A8 A9 D0 D1 D2 D3 WEA9A0（入）数据端：D3D0（入/出）控制端：片选CS=0 选中芯片=1 未选中芯片写使能WE=0 写=1
3、读电源、地1、存储器容量扩展位扩展 扩展每个存储单元的位数(扩展宽度)字扩展 扩展存储单元的个数(扩展长度)字位扩展 两者的综合(扩展宽度和长度)假设扩展同种芯片，则需要的芯片：总片数总容量/（容量/片）位扩展 字扩展 字位扩展1、存储器容量扩展位扩展例2 使用8K1 位RAM 芯片组成8K8 位的存储器，画出逻辑框图。分析：芯片位数小于存储器所要求的位数，需进行位扩展。8个芯片的关系是平等的，同时工作，并联的，对应的地址一一相连。详细的连接见下图：I/OI/OI/OI/OI/OI/OCS8K1 位RAM 芯片组成8K8 位的存储器D0D7数据线 I/O 8K1I/OWEA0A12地址线每片一
4、位组成一个字节位扩展总结：v当构成内存的存储芯片的字长 内存单元的字长时，就要进行位扩展，使每个单元的字长满足要求。v位扩展方法：将每片的地址线、片选CS、读写控制线并联，数据线分别引出。v位扩展特点：存储器的单元数不变，位数增加。1、存储器容量扩展字扩展例3 使用16K8 位的RAM 芯片组成一个64K8 位的存储器。分析：芯片的字数不够，需进行字扩展。共需芯片数目是64K16K4。将4片RAM的地址线、数据线、读写线一一对应并联。出现地址线不够问题，如何解决？可以用高2位地址作为选片端。详细的连接见下图：CSWE CSWE CSWE CSWE16K8 位的RAM 芯片组成一个64K8 位的
5、存储器地址端地址端 CSWE地址端地址端10字扩展总结：v特点:地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。v扩展原则：每个芯片的地址线、数据线、读写控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。1、存储器容量扩展字位扩展v实际存储器往往需要在字向、位向两个方向同时扩展。v一个存储器的容量为MN位，若使用LK位的存储芯片，则该存储器共需的芯片个数为：M NL Kv需解决：芯片的选用、地址分配与片选逻辑、信号线的连接。要求：1、确定整个存储器所需的芯片数及芯片的分组情况；2、确定存储器及每组芯片的地址范围；3、说明地址线的分配方法，并画出存储器的结构图。2114（
6、1K4）SRAM 芯片组成容量为4K8 的存储器例4用2114（1K4）SRAM芯片组成容量为4K8的存储器。2114（1K4）SRAM 芯片组成容量为4K8 的存储器1.计算芯片数先扩展位数，再扩展单元数。2片1K4 1K8 4组1K8 4K8 8片 分析：整个存储器所需要芯片数=（48）/（14）=8片每组需2114（1K4）SRAM 芯片2片，共4组。位扩展2片芯片CS连在一起，4组字扩展CS要分开。2114（1K4）SRAM 芯片组成容量为4K8 的存储器存储器寻址逻辑2.地址分配与片选逻辑芯片内的寻址系统(二级译码)芯片外的地址分配与片选逻辑为芯片分配哪几位地址，以便寻找片内的存储单
7、元由哪几位地址形成芯片选择逻辑，以便寻找芯片存储空间分配：4KB存储器在16位地址空间(64KB）中占据任意连续区间。2114（1K4）SRAM 芯片组成容量为4K8 的存储器A11 A10 A9 A00 0 0 00 0 1 10 1 1 11 0 1 10 1 0 01 0 0 01 1 0 01 1 1 1片选 芯片地址 64KB1K4 1K41K4 1K41K4 1K41K4 1K4需12位地址寻址：4KBA11A02114芯片为1K4位，片内寻址需要10根地址线，为A0A9低位地址分配给芯片，高位地址形成片选逻辑。芯片 芯片地址 片选信号 片选逻辑1K1K1K1KA9A0A9A0A9
8、A0A9A0CS0CS1CS2CS3A11A10A11A10A11A10A11A10整个存储器的地址范围：000HFFFH共分为4组，每组的地址范围为：第一组：000H3FFH第二组：400H7FFH第三组：800HBFFH第四组：C00HFFFH2114（1K4）SRAM 芯片组成容量为4K8 的存储器2114（1K4）SRAM 芯片组成容量为4K8 的存储器3.连接方式（1）扩展位数（2）扩展单元数（3）连接控制线（4）形成片选逻辑电路11100100v 例5：某半导体存储器总容量4K8位。其中固化区2K字节，选用EPROM芯片2716（2K8位）；工作区2K字节，选用SRAM芯片2114
9、（1K4/片）。地址总线A15A0（低），双向数据总线D7D0（低）。2K8 1K4 1K4 1K4 1K4000007FF08000BFF0C000FFFa.a.确定芯片：确定芯片：1 1块 块2716 2716，4 4块 块2114 2114，如图组织逻辑地址，如图组织逻辑地址b.b.位扩展就是并联多个芯片 位扩展就是并联多个芯片的地址线，可以视为多组 的地址线，可以视为多组8 8位芯片 位芯片c.c.字扩展就是确定片选信号，字扩展就是确定片选信号，根据地址线总宽度和地址 根据地址线总宽度和地址分配情况，确定片选信号 分配情况，确定片选信号产生逻辑 产生逻辑 芯片 芯片1 1：/A11/A
10、11 芯片 芯片2 2：A11 A11/A10 A10 芯片 芯片3 3：A11 A11 A10 A101K81K8设计目标：4K8的地址空间v片选信号的产生逻辑寻找地址空间的特征值n4K空间需12位地址，A A15 15A A12 12不用n芯片1：000007FF，A A10 10A A0 0全部占用为地址信号，A A11 11始终为0，此空间外地址的A A11 11必为1，故片选逻辑为/A/A11 11n芯片2：08000BFF，A A9 9A A0 0全部占用为地址信号，A A11 11始终为1，A A10 10始终为0，故片选逻辑为A A11 11/A/A10 10n芯片3：0C00
11、0FFF，A A9 9A A0 0全部占用为地址信号，A A11 11始终为1，A A10 10始终为1，故片选逻辑为A A11 11 A A10 10字扩展：片选逻辑具有排他性，确保同 字扩展：片选逻辑具有排他性，确保同一时刻只有一个芯片在工作 一时刻只有一个芯片在工作v 设计结果n 芯片1使用11位地址A A10 10 A A0 0，A11 A11用于 用于片选 片选n n芯片 芯片2 2、3 3都使用并 都使用并联的 联的10 10位地址 位地址A A9 9 A A0 0，并将A11 A11、A10 A10用于片选 用于片选2K8 1K4 1K4 1K4 1K4000007FF08000
12、BFF0C000FFF2716 2114211421142114D74D30R/WCS0CS1CS2A11A11 A10A11A10A100A90A90地址v 芯片级存储器逻辑图应表示出：n 所用存储芯片。n 各芯片的地址线。n 片选逻辑。注意，芯片的片选信号一般是/CS，即低电平有效，设计往往先从逻辑命题真写出逻辑式n 数据线。数据总线是双向总线，数据通路宽度8位。ROM芯片数据为单向输出。RAM芯片为双向连接。2114每片4位，分别连到数据线D7D4和D3D0，两组拼接为8位。n 读/写控制R/W。2716没有R/W输入端，R/W信号只送至RAM芯片2114。思考题：用8K8位的ROM芯片
13、和8K4位的RAM芯片组成存储器，按字节编址，其中RAM的地址为2000H7FFFH，ROM的地址为C000HFFFFH，画出此存储器组成结构图及与CPU的连接图。解题提示：ROM芯片在联机工作中是只读不写，即单向输出，无WE线。RAM芯片可读可写，双向连接。思考题：1.计算容量和芯片数高位地址A15A14A13为001011，RAM的容量为8K3=24K，需要8K4位的RAM芯片6片。RAM区：地址范围展开为 0010 0000 0000 0000 0111 1111 1111 1111RAM单个芯片的容量为8K=2130111 1111 1111 11110010 0000 0000 00
14、00ROM区：末地址首地址=FFFFH C000H=3FFFH所以ROM的容量为214=16K，需要8K8位的ROM芯片2片。高位地址A15A14A13为110111 ROM的地址范围展开为1111 1111 1111 11111100 0000 0000 0000CS1 A15A14A13CS3 A15A14A13CS6 A15A14A13CS7 A15A14A130 0 1 1 1思考题：A15A14A13A12A00 0 1 0 0 1 1 0 1 1 1 1 0 0 0低位地址分配给芯片，高位地址形成片选逻辑。选用3:8译码器（74LS138）40KB需16位地址寻址：RAMA15A0
15、ROM64KB8K88K4 8K48K4 8K48K4 8K48K80 1 00 1 00 1 10 1 11 1 11 1 1片选信号 片选逻辑CS2 A15A14A13存储系统vCPU与主存n巨大的性能差距Memory Wallv提高访存效率的途径n增强存储器的性能n增加存储器字长n采用并行操作的双端口存储器n每个周期存取多个字nCPU与主存之间插入高速的Cache存储系统CACHE主存（内存）辅存（外存）v根据各种存储器的存储容量、存取速度和价格比的不同，将它们按照一定的体系结构组织起来，使所放的程序和数据按照一定的层次分布在各种存储器中。CPU Cache是为弥补主存速度的不足，在CP
16、U 和主存之间设置的高速、小容量的缓冲存储器。组成:小容量的SRAM和高速缓存控制器组成。功能：将CPU当前快要用到的部分数据块由主存复制到容量小、速度快的SRAM中，由SRAM向CPU直接提供它所需要的数据。高速缓冲存储器（Cache）为了使CPU不至因为等待存储器读写操作的完成而无事可做，可以采取一些加速CPU和存储器之间有效传输的特殊措施。实现的途径有：1)主存储器采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长；2)采用并行操作的双端口存储器；3)在CPU和主存储器之间插入一个高速缓冲存储器(cache)，以缩短读出时间；4)在每个存储器周期中存取几个字。高速缓冲存储器（Ca
17、che）图4-39 CPU 存储器系统的关系Cache的基本原理v介于CPU与主存之间v基于高速的SRAMv小容量、高速度v硬件实现的管理功能v对程序员透明可以集成到CPU中一种高速缓冲器，解决CPU与主存之间速度不匹配的一项技术Cache的基本原理v读操作n CPU发送地址到Cache/主存n Cache命中则直接读出数据n否则主存将数据送至CPU和Cache图4-40 cache 原理图主存 Cache以块为单位，即：复制目标存取字在内的一块数据目的：下次读取时可以直接访问CacheCache的基本原理v程序局部性原理CPU 访问存储器时，无论是取指令还是存取数据，所访问的存储单元都趋于聚
18、集在一个较小的连续区域中。v两种不同类型的局部性n 时间局部性（Temporal Locality）：如果一个信息项正在被访问，那么在近期它很可能还会被再次访问。程序循环、堆栈等是产生时间局部性的原因。n 空间局部性（Spatial Locality）：在最近的将来将用到的信息很可能与现在正在使用的信息在空间地址上是临近的。指令的顺序执行、数组的连续存放等是产生空间局部性的原因。Cache的基本原理v 帕雷托法则（Pareto principle），也称为80/20 法则，此法则指在众多现象中，80%的结果取决于20%的原因，而这一法则在很多方面被广泛的应用。v在计算机科学里，帕雷托法则可借由
19、观察80%的资源是由20%所操作使用，来最佳化资源。在软件工程上，常有接近90%的电脑程序执行次数花费在10%的程式源代码执行。在图书资讯学里，一间图书馆的20%馆藏是由80%的读者所借阅。Cache的基本原理vCache的组成n基于SRAM的存储实体n硬件控制逻辑v存取单位n CPU与Cache之间的数据交换以字为单位n Cache与主存之间的数据交换以块为单位，一个块由若干字组成，是定长的。图4-40 cache 原理图Cache的基本原理v数据块n Cache与主存之间的数据交换单位n主存单元的逻辑划分n主存中的块对应Cache中的行，二者长度相等且固定一一对应n数据字地址被划分为块号/
20、行标记和块/行内部地址两部分Cache主存标记块行命中：地址的块号与某一行的行标记匹配主存与Cache的地址映射Cache主存标记块行?主存标记 Cache 块号块内地址主存块号主存地址7 位 4 位 9 位Cache 块号块内地址cache 地址4 位 9 位图4-40 cache 原理图主存与Cache的地址映射v地址映射n建立主存数据块与Cache行，以及主存地址与Cache存储单元的对应关系n 利用硬件实现n对CPU/程序员透明v映射策略n全相联映射n直接映射n组相联映射主存与Cache的地址映射v全相联映射n主存中的每一个字块映像到cache中的任意一行n块号即为行标记主存与Cach
21、e的地址映射v 全相联映射实例 主存为1MB，划分2048块；Cache 容量为8KB，全相联Cache 如何设计？1.主存容量为1MB，块内容量512B。主存地址为20位；其中块地址11位，块内地址9位。2.Cache容量为8KB，行容量为512B，共16行。行内地址9位。3.Cache中各行标记为11位，对应主存中的数据块编号（地址）。主存与Cache的地址映射v 全相联映射实例4.读过程n CPU给出20位地址。n Cache将高11位的块地址与所有各行的标记进行比较。n 命中则将低9位的块（行）内地址送入Cache完成访问。n 否则从主存读出数据并复制数据块到Cache。图4-40 c
22、ache 原理图优点：存放位置灵活，命中率高缺点：当Cache或主存规模很大时，块地址比较过程非常复杂，硬件实现复杂度高。结论：全相联映射仅适用于小容量的Cache设计主存与Cache的地址映射v直接映射n主存中的某个字块只能缓存与Cache中的特定行n利用模运算克服Cache与主存的容量差距，模即为Cache 中的行数v例如：n对于4行Cache而言，主存中的第0、4、8、16块均只能缓存于第0行主存与Cache的地址映射v 直接映射实例 主存为1MB，划分2048块；Cache 容量为8KB，直接映射Cache 如何设计？1.主存容量为1MB，块内容量512B。Cache容量为8KB，行容
23、量为512B，共16行。2.主存可以划分为2048/16=128个区，每区含16块。总地址为20位；其中块内地址9位，4位地址作为区内编号（地址），高7位作为区编号。区编号作为行标记存储。主存与Cache的地址映射v 直接映射实例3.读过程n CPU给出20位地址。n Cache利用中间4位的区内编号确定目标行。n Cache将高7位的区编号与该行的标记进行比较。n 命中则利用低9位的块（行）内地址完成访问。n 否则从主存读出数据并复制数据块到Cache。优点：降低了标记比较（硬件实现）的复杂度缺点：块号相距nXm的字块可能需要频繁替换，数据放置不灵活，命中率低例如：地址0000000 100
24、0 XXXXXXXXX对应某区的第8 块和Cache 的第8 行，只要该行标记为0000000，则表示第0 区的第8 行位于Cache 中，即命中主存与Cache的地址映射v组相联映射n Cache被划分为u u组，每组包含v v行（称为v路）n以u u为模确定数据块缓存的目标组n数据块可以存储于目标组的任意一行与直接映射相比，将行扩展为组主存与Cache的地址映射v 组相联映射实例 主存为1MB，划分2048块；Cache 容量为8KB，组相联Cache 如何设计？（假设每组包含2行，即2路组相联Cache）1.主存容量为1MB，块内容量512B。Cache容量为8KB，行容量为512B，共
25、16行，8组。2.主存可以划分为2048/8=256个区。总地址为20位；其中块内地址9位，3位地址为组编号，高8位地址作为区编号（组内块编号）。区编号作为行标记存储。主存与Cache的地址映射v 组相联映射实例3.读过程n CPU给出20位地址。n Cache利用中间3位的组编号确定目标组。n Cache将高8位的区编号与组内各行的标记比较。n 命中则利用低9位的块（行）内地址完成访问。n 否则从主存读出数据并复制数据块到Cache。全相联与直接映射的混合体，将逐行匹配工作局限于组内，兼具灵活性和易于实现等优点例如：地址00000000 100 XXXXXXXXX对应某区的第4 块和Cach
26、e 的第4 组（第6、7 行），只要两行标记之一为00000000，则表示第0 区的第8 行位于Cache 中，即命中图4-40 cache 原理图主存与Cache的地址映射v地址映射n建立主存数据块与Cache行，以及主存地址与Cache存储单元的对应关系n 利用硬件实现n对CPU/程序员透明v映射策略n全相联映射n直接映射n组相联映射Cache的基本原理v读操作n CPU发送地址到Cache/主存n Cache命中则直接读出数据n否则主存将数据送至CPU和Cache图4-40 cache 原理图问题：如何替换Cache中的陈旧数据？替换算法v最不经常使用算法（LFU）n各行配备访问计数器，
27、访问一次加1（越小越糟糕）n替换某行后，所有行计数器清0v近期最少使用算法（LRU）n各行记录不命中次数，不命中加1（越大越糟糕）n该行命中后清0v随机替换算法n随机算法并不一定比“有规则的算法”差硬件实现Cache读写过程v读操作n命中：直接读Cache中的数据n不命中：从主存读出数据，并视情况更新Cache（即：替换Cache中的数据）v写操作n标志交换方式（写回法）l在被替换之前仅在Cache中做标记。仅更新cache单元，用标志位标记，直至修改的字块被从cache中替换出来时，则一次写入内存。n写直达法（通过式写入）l同时写Cache和主存中的数据特点：写直达法简单，但当一个字被多次更
28、新时，会引起对主存的多次写入，这是不必要的。写回法速度快，但因在最后写主存前，主存中的字块未经随时修改而可能失效。多层次Cache存储器v独立的指令Cache与数据Cachen哈佛结构v多层次Cache结构nCore2 酷睿2 Duo E8200：L1-128K，L2-6MvCache一致性问题n写入过程并不同时修改Ll，L2和主存内容，造成了数据的不一致cache一致性问题。Cache的性能vCache的评价指标命中率 设NC表示Cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率，则有：h=NC/(NC+Nm)若tc表示命中时的Cache访问时间，tm表示未命中时的主存
29、访问时间，则Cache主存系统的平均访问时间ta为：若平均访问时间ta为：ta=htc+(1-h)tm设r=tm/tc表示主存慢于Cache的倍率，e表示访问效率，则：e=tc/ta=tc/h tc+(1-h)tm=1/h+(1-h)r为提高访问效率，命中率h越接近1越好，r值以510为宜，不宜太大。命中率h与程序行为、cache的容量、组织方式、块的大小有关。Cache的性能 例：CPU执行一段程序时，Cache完成存取的次数为1900次，主存完成存取的次数为100次，已知Cache存取周期为50ns，主存存取周期为250ns，求Cache主存系统的效率和平均访问时间。解：h=NC/(NC+
30、Nm)=1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/r+(1-r)h=1/5+(1-5)0.95 83.3%ta=tc/e=50ns/0.833=60ns 或 ta=htc+(1-h)(tc+tm)=0.95 50+(1-0.95)(50+250)=47.5+15=62.5nsCache的性能主存与辅存之间的关系v主存:(半导体存储器组成)n优:速度快n缺:容量受限，单位成本高，断电丢失信息。v辅存:(光盘，磁盘)n优:容量大，信息长久保存，单位成本低.n缺:存取速度慢vCPU正在运行的程序和数据存放在主存暂时不用的程序和数据存放在辅存。v辅存只
31、与主存进行数据交换虚拟存储器辅存 辅存 主存 主存虚拟存储器v定义（作用）n内存-外存层次。n以透明的方式给用户提供一个比实际主存空间大得多的程序地址空间。虚拟地址：程序的逻辑地址虚拟地址空间：程序的逻辑地址空间实存地址：主存的物理地址虚拟存储器v工作原理程序局部性n程序中最近常用的部分驻留在高速存储器中n这部分变得不常用时，被送回低速存储器中n 替换过程由硬件或操作系统完成，用户透明n力图使存储系统的性能接近高速存储器，价格接近低速存储器虚拟存储器与Cache主存辅存层次与“主存Cache”层次具有相似性虚拟存储器v特点n一个容量非常大的存储器的逻辑模型n不是任何实际的物理存储器n相当于借助
32、磁盘等辅存来扩大主存容量本质：用辅存实现主存功能，程序以访问主存的方式运行，以及访问虚拟空间，实际访问的数据可能位于辅存，需要按需装入主存v相关概念n逻辑地址（虚拟地址）：程序员编程以及CPU通过指令访问内存所用的程序地址，其寻址空间完全由指令中的地址码长度决定，如地址码32位，寻址空间可过4G。n物理地址（真实地址）：内存实际提供的地址，其可寻址空间大小完全由内存容量决定。n辅存地址：磁盘地址空间。n形式地址、有效地址、指令的地址、指令中的地址。虚拟存储器vCache的数据交换单位n行，内存块v虚拟存储器的基本信息传送n地址变换：虚拟地址的可寻址空间远大于内存的可寻址空间，于是出现了虚拟存储
33、器必须解决的问题-虚实地址变换如何实现？n段、页、段页段式虚拟存储器v段的定义n利用程序的模块化性质，按照程序的逻辑结构划分成的多个相对独立部分n例如：过程、子程序、数据表、阵列等v段式管理n以段为单位划分应用程序空间n虚存地址为“段号+段内地址”n以段为单位完成“主存辅存”数据传送n利用段表维护载入状态和虚实地址映射关系段式虚拟存储器段式虚拟存储器段式虚拟存储器v优点n段的分界与程序的自然分界相对应；n段的逻辑独立性使它易于编译、管理、修改和保护，也便于多道程序共享；n某些类型的段(堆栈、队列)具有动态可变长度，允许自由调度以便有效利用主存空间。v缺点n各段长度不同、起点和终点不定，给主存空
34、间分配带来麻烦；n上述特点还容易在段间留下许多空余的零碎存储空间不好利用，造成浪费页式虚拟存储器v页的定义n主存的物理空间被划分为等长的固定区域v页式管理n以页为单位划分应用程序和主存空间，分别成为逻辑页和物理页n虚存/实存地址为“逻辑页/物理页号+页内地址”n页大小为2n字，页起点低位字段为0n以页为单位完成“主存辅存”数据传送n利用页表维护载入状态和虚实地址映射关系页式虚拟存储器辅存 辅存 主存 主存页式虚拟存储器v地址映射图4-46 页式虚拟存储器结构段页式虚拟存储器v按逻辑单位分段，进一步划分页v程序/数据的传送以页为单位v数据的共享、保护以段为单位优点是兼备页式和段式系统的长处。优点是兼备页式和段式系统的长处。缺点是在地址映象过程中需要多次查表。缺点是在地址映象过程中需要多次查表。存储保护v存储区域保护n页表保护产生实地址时检查，保证访问范围内的段、页地址n键方式实地址产生后检查，保证访问属于自己的段、页地址v访问方式保护n读、写、执行等操作属性MMUv80286n史上第一款带有MMU的处理器