《2023年数字逻辑名词解释.pdf》由会员分享，可在线阅读，更多相关《2023年数字逻辑名词解释.pdf（4页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、学习必备 欢迎下载 组合逻辑电路 简称组合电路，它由最基本的的逻辑门电路组合而成。时序逻辑电路 简称时序电路，它是由最基本的逻辑门电路加上反馈逻辑回路（输出到输入）或器件组合而成的电路。组合逻辑电路 特点是：输出值只与当时的输入值有关，即输出唯一地由当时的输入值决定。电路没有记忆功能，输出状态随着输入状态的变化而变化，类似于电阻性电路，如加法器、译码器、编码器、数据选择器等都属于此类。时序逻辑电路 特点：与组合电路最本质的区别在于时序电路具有记忆功能。时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。它类似于含储能元件的电感或电容的电路，如触发器、锁存器、计数器、移位寄
2、存器、储存器等电路都是时序电路的典型器件 译码器 将 N 个输入转换成对应的 M 个输出的过程 M2N 类型 全部译码和部分译码；二进制译码、代码译码器、数字显示译码器。Eg:N-2n译码器，eg:3 线-8线译码器 N-M 译码器，M用二进制译码器和门电路可实现任何组合逻辑函数。当译码器输出低电平有效时，多选用与非门；译码器输出高电平有效时，多选用或门。优点:可减少集成电路的使用数量。例：用 3 线-8线译码器 74LS138 实现下面的逻辑函数：Y1=A B+AC+A C Y2=A C+AC Y3=B C+BC 将逻辑函数化为最小项之和的形式：Y1=A B+AC+A C =A B C+A
3、B C+ABC+AB C+A BC+A B C =m1+m0+m7+m5+m2+m0 =(m0 m 1m 2m 5m 7)Y2=A C+AC =A BC+A B C+ABC +AB C =m3+m1+m6+m4 =(m1 m 3m 4m 6)Y3=B C+BC =AB C+A B C+ABC +A BC =m5+m1+m6+m2 =(m1 m 2m 5m 6)当译码器输出低电平有效时，多选用与非门；译码器输出高电平有效时，多选用或门。学习必备 欢迎下载 编码器 与译码过程相反，将特定意义的信息编成相应的二进制代码的过程 n 个二进制代码（n 位二进制数）对 2n 信号进行编码的电路 普通编码器
4、和优先编码器两类 问题：当多个信号同时输入，如何选择其优先级？优先编码器：当输入端同时有信号到来，编码器自动按优先权排队，先对优先权级别最高的输入信号进行编码。然后按优先权顺序分别对其它输入信号进行编码。数字多路器（数据选择器）MUX 数字多路器是从多个输入数据中选择一个送往唯一通道输出，类似一个多掷开关。M（=2N）个输入数据需要 N 位二进制信号来选择输出通道，称为 N 位选择变量(地址信号)。数据选择器是一个多输入，单输出的组合逻辑电路。八选一多路器 74LS151 C、B、A 三位地址输入，可以从 8 个输入数据 D7D0 中选择一个需要数据到输出；D7D0 八个数据输入端；数字多路器
5、的应用 用数字多路器实现逻辑函数 a)选择信号位数=逻辑函数中变量个数 b)选择信号位数逻辑函数中变量个数 解决 1：多路器级联 解决 2：利用降维卡诺图 通过降维以后，相当于减少了逻辑函数的变量数目。当降维卡诺图的维数与数据选择器的选择输入端数目相等时，即可按照用具有 n 个选择输入端的数据选择器实现 n 变量逻辑函数的方法来实现 m 变量的逻辑函数。二进制加法器 加法器是构成算术运算器的基本单元。半加器 不考虑低位来的进位加法叫半加；能完成半加功能的电路叫半加器。全加器 考虑低位来的进位加法叫全加；能完成全加功能的电路叫全加器。一位加法器（1-bit adder）能够实现两个 1 位二进制
6、数相加的运算,输出和与进位。1 位半加器 组合逻辑设计流程 step1：分析输入与输出，写出变量：输入：两个加数 A,B 输出：两个加数的和：S，进位：Co 输入与输出的关系（1 位二输入加法的可能）：0+0=0 0+1=1 1+0=1 1+1=10 黄色数字为和，红色数字为进位。：选通端，低有效。Strobe：互补输出端。，WY反码输出。原码输出，WY的输入值有关即输出唯一地由当时的输入值决定电路没有记忆功能输出有记忆功能时序电路的特点是输出不仅取决于当时的输入值而且还与电应的个输出的过程类型全部译码和部译码二进制译码代码译码器数字显学习必备 欢迎下载 step2：列出真值表 step3：写
7、出逻辑函数 step4：画出逻辑图 1 位全加器（考虑低位来的进位）组合逻辑设计流程 step1：分析输入与输出，写出变量：输入：两个加数 Ai,Bi 来自低位的进位：Ci-1 输出：两个加数的和：S，向高位的进位：Ci step2：列出真值表 step3:逻辑函数 练习：用一片 3-8译码器实现 1 位全加器 S(A,B,Ci-1)=m(1,2,4,7)C(A,B,Ci-1)=m(3,5,6,7)多位二进制加法器 多位数相加时，要考虑进位 进位的方式 串行进位超前进位 串行进位全加器 由四个一位二进制全加器通过串行级连组成四位二进制全加器 每一位全加器的进位输出，送给下一级的进位输入端。高位
8、的加法运算必须等到低位的加法运算完成后，才能正确进行。跟笔算相似,用全加器构成串行进位加法器 优点：结构简单。在一些中、低速数字设备中仍有应用。缺点：速度慢。四位二进制全加器，需要经过四级门的延迟时间。时序电路的一般模型 特点：1)电路由组合电路和存储电路组成；2)电路存在反馈。关键：存储元件数据随时间自由变化 输出方程表达输出信号与输入信号、状态变量的关系式 Of1(I，S)激励方程表达了激励信号与输入信号、状态变量的关系式 Ef2(I，S)状态方程 表达存储电路从现态到次态的转换关系式 Sn+1f3(E，Sn)时序电路按触发脉冲输入方式的不同分为 同步时序电路 各触发器状态的变化受同一个时
9、钟脉冲控制，它们的状态在同一时刻更新。异步时序电路 各触发器状态的变化不受同一个时钟脉冲控制，电路的状态更新不是同时发生的。时钟信号是时序逻辑里决定逻辑单元中的状态何时更新的；现态：时钟脉冲激励到达之前的输出值；次态：时钟脉冲激励到达时的输出值，时钟脉冲激励到达后，次态变为现态。的输入值有关即输出唯一地由当时的输入值决定电路没有记忆功能输出有记忆功能时序电路的特点是输出不仅取决于当时的输入值而且还与电应的个输出的过程类型全部译码和部译码二进制译码代码译码器数字显学习必备 欢迎下载 触发器 触发器是构成时序逻辑电路的基本逻辑部件。两个稳定的状态：0 状态和 1 状态；在不同的输入情况下，可以被置成 0 状态或 1 状态；功能:当输入信号消失后，所置成的状态能够保持不变。的输入值有关即输出唯一地由当时的输入值决定电路没有记忆功能输出有记忆功能时序电路的特点是输出不仅取决于当时的输入值而且还与电应的个输出的过程类型全部译码和部译码二进制译码代码译码器数字显