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1、一、单项选择题：（2 0 分）1 .I P 核在ED A 技术和开发中具有十分重要的地位；提供用V H D L 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的I P 核为。DA .瘦 I P B.固 I P C.胖 I P D.都不是2 .综合是ED A 设计流程的关键步骤，在下面对综合的描述中，是错误的。DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与F P G A/CP L D 的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这
2、种映射关系是唯一的，即综合结果是唯一的。3.大规模可编程器件主要有F P G A、CP L D 两类，下列对F P G A 结构与工作原理的描述中，正确的是_ C_ _。A.F P G A 全称为复杂可编程逻辑器件；B.F P G A 是基于乘积项结构的可编程逻辑器件；C.基于S R A M 的F P G A 器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4.进程中的信号赋值语句，其信号更新是_C oA.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。5.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括
3、实体与结构体两部分，结构体描述 o BA.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6.不完整的IF语句，其综合结果可实现 o AA.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路7.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化 o B流水线设计资源共享逻辑优化串行化寄存器配平关键路径法A.B.C.D.8 .下列标识符中，是不合法的标识符。BA.S t at e O B.9 m oon C.N ot Ac k_ O D.s i g n ai l9 .关于V HDL中的数
4、字，请找出以下数字中最大的一个:AA.2#llll_ 1110#B.8#2 7 6#C.10#17 0#D.16#E#E110.下列EDA软件中，哪一个不具有逻辑综合功能：o BA.M ax+Plu s IIB.M od e lS i mC.Q u ar t u s IID.S y n p li f y第1页 共5页二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1.L P M参数可定制宏模块库2.R T L寄存器传输级3.U A R T串口(通用异步收发器)4.I S P在系统编程5.IEEE电子电气工程师协会6.ASIC专用集成电路7.L A B逻辑阵列块三、VHDL程序
5、填空：(10分)LIBRARY IEEE;8位分频器程序设计USE IEEE.STD L0GIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE ISPORT(CLK:IN STDLOGIC;D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT:OUT STD_LOGIC);END;ARCHITECTURE one OF PULSE ISSIGNAL FULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)VARIABLE CNT8:STD_LOGIC_VECTOR(7 DOWNTO 0);
6、BEGINIF CLK EVENT AND CLK=r THENIF CN T 8 =11111111”T HENCN T 8 :=D;一当CN T 8计数计满时，输入数据D被同步预置给计数器CN T 8FU LL =1;一同时使溢出标志信号FU LL输出为高电平ELS E CN T 8 :=CN T 8 +1;一否则继续作加1计数FU LL =O ;一且输出溢出标志信号FU LL为低电平EN D IF;EN D IF;EN D PR O CES S P_ R EG;P_ DIV:PR O CES S(FU LL)V AR IABLE CN T 2 :S T D_ LO GIC;BEGINIF
7、 FU LL EV EN T AN D FU LL=1 T HENCN T 2 =N O T CN T 2;一如果溢出标志信号FU LL为高电平，D触发器输出取反IF CN T 2 =1 T HEN FO U T =1;ELS E FO U T =O ;EN D IF;EN D IF;EN D PR O CES S P_ DIV;EN D;四、V HDL程序改错：(10分)010203040506070809101112131415161718192 02 12 2LIBR AR Y IEEE;U S E IEEE.S T D_ L0GIC_ 116 4.ALL;U S E IEEE.S T
8、D_ LO GIC_ U N S IGN ED.ALL;EN T IT Y LED7 CN T ISPO R T (CLR :IN S T D_ LO GIC;CLK:IN S T D_ LO GIC;LED7 S :O U T S T D_ L0GIC_ V ECT 0R(6 DO W N T O 0)EN D LED7 CN T;AR CHIT ECT U R E on e O F LED7 CN T ISS IGN AL T M P:S T D_ LO GIC_ V ECT O R(3 DO W N T O 0);BEGINCN T:PR O CES S(CLR,CLK)BEGINIF
9、CLR =1 T HENT M P =0;ELS E IF CLK，EV EN T AN D CLK=T T HENT M P LED7 S LED7 SLED7 SLED7 SLED7 SLED7 SLED7 SLED7 SLED7 SLED7 SLED7 S O )3 4 EN D CAS E;3 5 EN D PR O CES S;3 6 EN D on e;在程序中存在两处错误，试指出，并说明理由：提示：在M AX+Plu s II 10.2上编译时报出的第一条错误为：Er r or:Li n e 15:Fi le */le d 7 c n t.v h d:T y p e e r r
10、or:t y p e i nwav e f or m e le m e n t m u s t b e us t d log i c v e c t or第1 5行，错误：整数0不能直接赋值给T M P矢量改正：T M P 0 );第1 6行，错误：ELS E I F缺少一条对应的EN D I F语句改正：将ELSE I F改为关键字ELSIF第2页 共5页五、VHDL程序设计：(16分)设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。(a)用 if 语句。(b)用 case 语句。(c)用 when else 语句。Libr
11、ary ieee;Use ieee.std_logic_l164.al 1;Entity mymux isPort(sei:in std_logic_vector(1 down to 0);一 选择信号输入Ain,Bin:in std_logic_vector(1 down to 0);一 数据输入Cout:out std_logic_vector(1 downto 0);End mymux;Architecture one of mymux isBeginProcess(sei,ain,bin)BeginIf sei=00 then cout=ain and bin;Elsif sei=01
12、 then cout=ain xor bin;Elsif sei=10 then cout=not ain;Else cout cout cout cout cout=not bin;End case;End process;End two;Architecture three of mymux isBeginCout=ain and bin when sei=00 elseAin xor bin when sei=01 elseNot ain when sei=10 else not bin;End three;六、根据原理图写出相应的VHDL程序：(10分)Library ieee;Use
13、 ieee.std logic_1164.all;Entity mycir isPort(A,B,elk:in std_logic;Qout:out std logic);End mycir;Architecture behave of mycir isSignal ta,tb,tc;Begintc=ta nand tb;Process(elk)BeginIf elk event and elk=T thenTa=A;Tb=B;End if;End process;Process(elk,tc)BeginIf elk=1 thenQout=c;End if;End process;End behave;