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1、1.一个项目的输入输出端口是定义在。A.实体中 B.结构体中 C.任何位置 D.进程体2.描述项目具有逻辑功能的是 B 。A.实体 B.结构体 C.配置 D.进程3.关键字A RC H I T E C T U RE 定义的是 A 。A.结构体 B.进程 C.实体 D.配置4.MA X PL U S I I 中编译V H D L 源程序时要求 C 。A.文件名和实体可不同名B.文件名和实体名无关C.文 件 名 和 实 体 名 要 相 同 1).不确定5.1987标准的V H D L 语言对大小写是 D 。A.敏感的 B.只能用小写 C.只能用大写 D.不敏感6.关 于1987标准的V H D L
2、 语言中，标识符描述正确的是_A.必须以英文字母开头 B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7.关 于 1987标准的V H D L 语言中，标识符描述正确的是 B 。A.下划线可以连用 B,下划线不能连用 C.不能使用下划线 D.可以使用任何字符8.符 合 1987V H D L 标准的标识符是 A。A,A _2 B.A+2 C.2A9.符 合 1987V H D L 标准的标识符是 A 。A.a _2_3 B.a 2 C.2_2_a10.不符合1987V H D L 标准的标识符是 C 。A.a _l _i n B.a _i n _2 C.2_a11.不符合1987V
3、H D L 标准的标识符是_ D _=A.a 2b 2 B.a l b l C.a d l 2D.22D.2aD.a s d lD.%5012.V H D L 语言中变量定义的位置是 D 。A.实体中中任何位置 B.实体中特定位置 C.结构体中任何位置D.结构体中特定位置13.V H D L 语言中信号定义的位置是 D .A.实体中任何位置 B.实体中特定位置 C.结构体中任何位置D.结构体中特定位置14.变量是局部量可以写在 B 。A.实体中 B.进程中 C,线粒体 D.种子体中15.变量和信号的描述正确的是。A,变量赋值号是:=B.信号赋值号是:=C.变量赋值号是=D.二者没有区别16.变
4、量和信号的描述正确的是 B 。A,变量可以带出进程 B.信号可以带出进程C.信号不能带出进程 D.二者没有区别17.关于V H D L 数据类型，正确的是3 oA.数据类型不同不能进行运算 B.数据类型相同才能进行运算C.数据类型相同或相符就可以运算 D.运算与数据类型无关18.下面数据中属于实数的是 A。A.4.2 B.3 C.1 D.110H”19.下面数据中属于位矢量的是 1)。A.4.2 B.3 C.T D.“11011”20.关于V H D L 数据类型，正确的是。A.用户不能定义子类型 B.用户可以定义子类型C.用户可以定义任何类型的数据 D.前面三个答案都是错误的21.可以不必声
5、明而直接引用的数据类型是 C 。A.S T D _L 0G I C B.S T D _L 0G I C _V E C T 0R C.B I T D.前面三个答案都是错误的22.S T D L 0G I G 1164中定义的高阻是字符D 。A.X B.x C.z D.Z23.S T D _L 0G I G 164中字符I I 定义的是 A 。A.弱信号1 B.弱信号0 C.没有这个定义 D.初始值24.使用S T D L 0G I G 1164使用的数据类型时B 。A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明25.关 于 转 化 函 数 正 确 的 说 法
6、 是 A.任何数据类型都可以通过转化函数相互转化 B.只有特定类型的数据类型可以转化C.任何数据类型都不能转化 D.前面说法都是错误的26.VHDL运算符优先级的说法正确的是。A.逻辑运算的优先级最高 B.关系运算的优先级最高C.逻辑运算的优先级最低 D.关系运算的优先级最低27.VHDL运算符优先级的说法正确的是 A。A.NOT的优先级最高 B.AND和 NOT属于同一个优先级C.NOT的优先级最低 D.前面的说法都是错误的28.VHDL运算符优先级的说法正确的是 D。A.括号不能改变优先级B.不 能 使 用 括 号 C.括号的优先级最低D.括号可以改变优先级29.如 果 a=l,b=0,则
7、逻辑表达式(a AND b)OR(NOT b AND a)的值是 B,A.0 B.1 C.2 D.不确定30.关 于 关 系 运 算 符 的 说 法 正 确 的 是。A,不能进行关系运算 B.关系运算和数据类型无关C.关系运算数据类型要相同 D.前面的说法都错误31.转换函数TO_BITVECTOR(A)的功能是。A.将 STDLOGIC VECTOR 转换为 BIT VECTOR B.将 REAL 转换为 BIT VECTORC.将 TIME转换为BIT_VECTOR D.前面的说法都错误32.VHDL中 顺 序 语 句 放 置 位 置 说 法 正 确 的 是。A.可以放在进程语句中B.可以
8、放在子程序中C.不能放在任意位置D.前面的说法都正确33.不属于顺序语句的是 B。A.IF 语句 B.LOOP 语句 C.PROCESS 语句 D.CASE 语句34.正确给变量X 赋值的语句是 B。A.X=A+B;B.X:=A+b;C.X=A+B;D.前面的都不正确35.EDA的中文含义是 A。A.电子设计自动化 B.计算机辅助计算 C.计算机辅助教学 D.计算机辅助制造36.可 编 程 逻 辑 器 件 的 英 文 简 称 是。A,FPGA B.PLA C.PAL D.PLD37.现 场 可 编 程 门 阵 列 的 英 文 简 称 是。A.FPGA B.PLA C.PAL D.PLD38.基
9、于下面技术的PLD器件中允许编程次数最多的是 oA.FLASH B.EEROM C.SRAM D.PROM39.在 EDA中，ISP的中文含义是。A.网络供应商 B.在系统编程 C.没有特定意义 D.使用编程器烧写PLD芯片40.在 EDA中，IP的中文含义是 oA.网络供应商 B.在系统编程 C.没有特定意义 D.知识产权核41.EPF10K20TC144-4具有多少个管脚 AA.144个 B.84个 C.15个 D.不确定42.EPF10K20TC144-X器件，如果X 的值越小表示A.器件的工作频率越小 B.器件的管脚越少C.器 件 的 延 时 越 小 I).器件的功耗越小43.如果a=
10、l,b=l,则逻辑表达式(a XOR b)OR(NOT b AND a)的值是 A.A.0 B.1 C.2 D.不确定44.执行下列语句后Q 的值等于 B。SIGNAL E:STD_LOGIC_VECTOR(2 TO 5);SIGNAL Q:STD_LOGIC_VECTOR(9 DOWNTO 2);E 1,4=0,OTHERS-V );QE(2),4=E(3),5=1,7=E(5),OTHERS=E(4);A.”11011011 B.0010H01 C.“11011001”D.“00101100”45.VHDI.文本编辑中编译时出现如下的报错信息E rro r:VH D L s y n t a
11、x erro r:s ign al declarat io n mu s t hav e bu t fo u n d begin in s t ead.其错误原因是 A oA.信号声明缺少分号。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。I).程序中缺少关键词。4 6.VH D L 文本编辑中编译时出现如下的报错信息E rro r:VH D L s y n t ax erro r:cho ice v alu e len gt h mu s t mat ch s elect o r exp res s io n v alu e len gt h 其错误原因
12、是 A 。A.表达式宽度不匹配。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。4 7.M A X+P L USI I 的设计文件不能直接保存在 B。A.硬盘 B.根目录 C.文件夹 D.工程目录4 8.M A XP L USH 是哪个公司的软件 A。A.A L TE R A B.A TM E L C.L A TTI C E D.XI L I N X4 9.M A XP L USI I 不支持的输入方式是 D 。A.文本输入 B.原理图输入 C,波形输入 D.矢量输入5 0.M A XP L USI I 中原理图的后缀是 B 。A.D
13、O C B.G D F C.B M P D.J I F5 1.在 一 个 VH D L 设 计 中 I dat a是-一个信号，数据类型为s t d lo gic_v ect o r,试指出下面那个赋值语句是错误的。DOA.idat a =0 0 0 0 1 1 1 1”；B.idat a =b”0 0 0 0 1 1 1 1M;C.idat a =X A B”D.idat a =B 2 1”;5 2.在 VH D L 语言中，下列对时钟边沿检测描述中，错误的是 D 。A.if elk ev en t an d elk=1 t hen B.if fallin g edge(elk)t henC
14、.if elk ev en t an d elk=O t hen D.if elk s t able an d n o t elk=1 t hen5 3.下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。54.在一个V H D L设计中i d a t a 是一个信号，数据类型为i n t eg er,数据范围0 t。1 2 7下面哪个赋值语句是正确的。工。A.
15、i d a t a :=3 2;B.i d a t a =1 6#A 0#;C.i d a t a s et p r o jec t t o c u r r en t fi le B.a s s i g n p i n/lo c a t i o n c h i pC.n o d een t er n o d e fr o m S N F D.fi lec r ea t e d efa u lt s y mbo l61 .在E D A工具中，能将硬件描述语言转换为硬件申路的重要工具软件称为 D 。A.仿真器 B.综合器 C.适配器 D.下载器62 .V H D L文本编辑中编译时出现如下的报错信
16、息E r r o r:C a n t o p en V H D L“W O R K”其错误原因是 B oA.错将设计文件的后缀写成.t d f,而非.v h d。B.错将设计文件存入了根目录，并将其设定成工程.C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。6 3 .在VHD L的C ASE语句中，条件句中的“=”不是操作符号，它只相当与 B 作用。A.IF B.THE N C.AN D D.OR6 4 .下面哪一条命令是M AXPL USH软件中引脚锁定的命令 C 。A.fi l es et p r o j ect t o cu r r ent fi l e B.no deent
17、er no de fr o m SN FC.as s i g np i n/l o cat i o n ch i p D.fi l ecr eat e defau l t s y m bo l 6 5 .下列关于信号的说法不正确的是 C A.信号相当于器件内部的一个数据暂存节点。B.信号的端口模式不必定义，它的数据既可以流进，也可以流出。C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D.信号在整个结构体内的任何地方都能适用。6 6 .下面哪一个可以用作VHD L中的合法的实体名 D 。A.OR B.VARIAB L E C.SIGN AL D.OUT16 7 .VHD L文
18、本编辑中编译时出现如下的报错信息E r r o r:L i nel,F i l e e:m u x fi l em u x 2 1.t df:TD F s y nt ax er r o r 其错误原因是 A。A.错将设计文件的后缀写成.t df 而非.v h d oB.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。6 8 .下列关于变量的说法正确的是 A。A.变量是一个局部量，它只能在进程和子程序中使用。B.变量的赋值不是立即发生的，它需要有一个8延时。C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。D.变量赋值的一般表达式为：
19、目标变量名N UL L；语句。C.C ASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现oD.C ASE语句执行必须选中，且只能选中所列条件语句中的一条。7 0 .VHD L中，为目标变量赋值符号是 D 。A.=:B.=C.=D.:=7 1 .在VHD L中,可以用语句 1)表示检测cl o ck下降沿。A.cl o ck ev ent B.cl o ck ev ent and cl o ck=,1 C.cl o ck=,O D.cl o ck ev ent and cl o ck=,O7 2.在VHD L的F OR_L OOP语句中的循环变量是一个临时变量，属于L OOP
20、语句的局部量，B 事先声明。A.必须B.不必c.其类型要D.其属性要7 3.在VHD L中，语句 F OR I IN 0 TO 7 L OOP”定义循环次数为_A_一 次。A.8B.7C.0D.17 4.在VHD L中，PROC E SS结构内部是由 B.语句组成的。A.顺序B.顺序和并行C.并行D.任何7 5.执行 M AX+P LU S H 的 C_命令，可以对设计的电路进行仿真。A.G rea t D efa u lt S y mb olB.C omp i lerC.S i mu la t orD.P rog ra mmer7 6.在V H D L中，P R OC E S S本身是 C
21、语句。A.顺序 B.顺序和并行 C.并行D.任何7 7.下面哪一个是V H D L中的波形编辑文件的后缀名 BA.g dfB.s cfC.s y sD.t df7 8 .在元件例化语句中，用D 符号实现名称映射,将例化元件端口声明语句中的信号与P OR T MA P ()中的信号名关联起来。A.=B.:=C.7 9 .在 V H D L中，含 W A I T 语句的进程P R OC E S S 的括弧中再加敏感信号，否则则是非法的。A.可以 B.不能 C.必须 D.有时可以8 0.在 MA X+P LU S I I 集成环境下为图形文件产生一个元件符号的主要作用是I)。A.综合 B.编译 C.
22、仿真 D.被高层次电路设计调用8 1.在MA X+P LU S H 工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并 检 查 设 计 文 件 是 否 正 确 的 过 程 称 为。A.编辑 B.编译 C.综合 D.编程8 2.V H D L文本编辑中编译时出现如下的报错信息E rror:V H D L D es i g n F i le”mu x 21 mu s t cont a i n a n ent i t y of t h e s a me na me其错误原因是 C.A.错将设计文件的后缀写成.t df而非.v h d。B.错将设计文件
23、存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。8 3 .执行下列语句后Q的值等于 I)。S I G NA L E:S T D _ LOG I C _ V E C T OR (2 T O 5);S I G NA L Q:S T D LOG I C V E C T OR (9 D 0W T 0 2);E =(2=O,4=O,OT H E R S-J );Q E (2),4=E (3),5=1,7=E (5),OT H E R S=E (4);A.“11011011”B.“00110100”C.“11011001”D.“00101100”开发工具的发展趋势
24、面对当今飞速发展的电子产品市场，电子设计人员需要更加实用、快捷的开发工具，使用统一的集成化设计环境，改变优先考虑具体物理实现方式的传统设计思路，将精力集中到设计构思、方案比较和寻找优化设计等方面，以最快的速度开发出性能优良、质量一流的电子产品。开发工具的发展趋势如下：(1)具有混合信号处理能力由于数字电路和模拟电路的不同特性，模拟集成电路EDA 工具的发展远远落后于数字电路EDA 开发工具。但是，由于物理量本身多以模拟形式存在，实现高性能复杂电子系统的设计必然离不开模拟信号。2 0 世纪9 0 年代以来，EDA 工具厂商都比较重视数模混合信号设计工具的开发。美 国 C a d e n c e、
25、Syn o p s ys 等公司开发的EDA 工具已经具有了数模混合设计能力，这 些 EDA 开发工具能完成含有模数变换、数字信号处理、专用集成电路宏单元、数模变换和各种压控振荡器在内的混合系统设计。(2)高效的仿真工具在整个电子系统设计过程中，仿真是花费时间最多的工作，也是占用EA D工具时间最多的一个环节。可以将电子系统设计的仿真过程分为两个阶段：设计前期的系统级仿真和设计过程中的电路级仿真。系统级仿真主要验证系统的功能，如验证设计的有效性等；电路级仿真主要验证系统的性能，决定怎样实现设计，如测试设计的精度、处理和保证设计要求等。要提高仿真的效率，一方面是要建立合理的仿真算法；另一方面是要
26、更好地解决系统级仿真中，系统模型的建模和电路级仿真中电路模型的建模技术。在未来的E D A 技术中，仿真工具将有较大的发展空间。(3)理想的逻辑综合、优化工具逻辑综合功能是将高层次系统行为设计自动翻译成门级逻辑的电路描述，做到了实际与工艺的独立。优化则是对于上述综合生成的电路网表，根据逻辑方程功能等效的原则，用更小、更快的综合结果替代一些复杂的逻辑电路单元，根据指定目标库映射成新的网表。随着电子系统的集成规模越来越大，几乎不可能直接面向电路图做设计，要将设计者的精力从繁琐的逻辑图设计和分析中转移到设计前期算法开发匕逻辑综合、优化工具就是要把设计者的算法完整高效地生成电路网表。1.4.3 系统描
27、述方式的发展趋势(1)描述方式简便化2 0 世纪80年代，电子设计开始采用新的综合工具，设计工作由逻辑图设计描述转向以各种硬件描述语言为主的编程方式。用硬件描述语言描述设计，更接近系统行为描述，且便于综合，更适于传递和修改设计信息，还可以建立独立于工艺的设计文件，不便之处是不太直观，要求设计师具有硬件语言编程能力，但是编程能力需要长时间的培养。到了 20 世纪90年代，一 些 EDA公司相继推出了一批图形化的设计输入工具。这些输入工具允许设计师用他们最方便并熟悉的设计方式(如框图、状态图、真值表和逻辑方程)建立设计文件，然后由EDA工具自动生成综合所需的硬件描述语言文件。图形化的描述方式具有简
28、单直观、容易掌握的优点，是未来主要的发展趋势。(2)描述方式高效化和统一化C/C+语言是软件工程师在开发商业软件时的标准语言，也是使用最为广泛的高级语言。许多公司已经提出了不少方案,尝试在C 语言的基础上设计下一代硬件描述语言。随着算法描述抽象层次的提高，使用C/C+语言设计系统的优势将更加明显，设计者可以快速而简洁地构建功能函数，通过标准库和函数调用技术，创建更庞大、更复杂和更高速的系统。但是，目前的C/C+语言描述方式与硬件描述语言之间还有一段距离，还有待于更多EDA软件厂家和可编程逻辑器件公司的支持。随 着 EDA技术的不断成熟，软件和硬件的概念将日益模糊，使用单一的高级语言直接设计整个
29、系统将是一个统一化的发展趋势。A.设计实体 B.结构体 C.输入 D.输出95.执行下列语句后Q的值等于 A。S I G N AL E:S T D L0 G I C _ V E C T 0 R (2 T O 5);S I G NA L Q:S T D LOG I C V E C T OR (9 D OW NT O 2);E 1 ,4=1 ,OT H E R S=O );Q E (2),4=E (3),5=1 ,7=E (5),OT H E R S=E (4);.A.u 1 1 0 1 1 0 1 B.0 0 1 1 0 1 0 0 C.1 1 0 1 1 0 0 1”D.“0 0 1 0 1
30、1 0 0”9 6 .在 V H D L的 I E E E 标准库中，预定义的标准逻辑位S T D.LOG I C 的 数 据 类 型 中 是 用 表示的。A.小写字母和数字B.大写字母数字 C.大或小写字母和数字D.全部是数字9 7 .执行MA X+PLU S I I 的 A 命令,可以为设计电路建立一个元件符号。A.crea te defa u lt sy mbol B.simu la tor C.compiler D.timing a na ly z er9 8 .在 V H D L中，条件信号赋值语句W H E N_ E LS E 属于 语句。A.并行和顺序 B.顺序 C.并行 D.不
31、存在的9 9 .在 V H D L的 I E E E 标准库中，预定义的标准逻辑数据S T D LOG I C 有 C 种逻辑值。A.2 B.3 C.9 1).81 0 0 .一个能为V H D L综合器接受，并能作为一个独立的设计单元的完整的V H D L程序成为。A.设计输入 B.设计输出 C.设计实体 D.设计结构一、填空题(本大题共1 0 小题，每 空 1 分，共 20分)1.一般把E D A 技术的发展分为MOS 时代、MOS 时 代 和 A S I C 三个阶段。2.E D A 设计流程包括设计输入、设计实现、实际设计检 验 和 下载编程四个步骤。3.E D A 设计输入主要包括图
32、形输入、H D L文本输入和状态机输入。4 .时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为功能仿真。5 .V H D L的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。6 .图形文件设计结束后一定要通过仿真，检查设计文件是否正确。7 .以 E D A 方式设计实现的电路设计文件，最终可以编程下到F PG A 和 C PU)芯片中，完成硬件设计和验证。8 .MA X+PLU S 的文本文件类型是(后缀名).V H D。9 .在 P C上利用V H D L进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。1 0
33、 .V H D L源程序的文件名应与实体名相同，否则无法通过编译。二、选择题：(本大题共5 小题，每小题3 分，共 1 5 分)。1 1 .在 EDA 工具中，能完成在目标系统器件上布局布线软件称为(C)A.仿真器 B.综合器 C.适配器 1).下载器1 2 .在执行M A X+P L U S II的(d)命令，可以精确分析设计电路输入与输出波形间的延时量。A .Cr eat e default s ymbol B.S imulat orC.Compiler1 3.V HDL 常用的库是(A )D.T iming A nalyzerA.IEEE B.S T DC.W O R KD.P A CK
34、A GE1 4.下面既是并行语句又是串行语句的是（C）A.变量赋值 B.信号赋值 C.P R O CES S 语句 D.W HEN-EL S E语句1 5.在 V HDL 中，用 语 句（D）表示clock的下降沿。A.clock EV EN T B.clock,EV EN T A N D clock=,1 C.clock=0D.clock*EV EN T A N D clock=O 三、名词解释题：（本大题共3 题，每小题3 分，共计9分）1 6.EDA:电子设计自动化1 7.V HDL 和 FP GA:超高速硬件描述语言 现场可编程门阵列1.一个项目的输入输出端口是定义在（）1-5 A C
35、DCD 6-1 0 CCA CAA.实体中；.B.结构体中；C.任何位置；D.进程中。2.M A X P L U S 2 中编译V HDL 源程序时要求（）A.文件名和实体可以不同名；B.文件名和实体名无关；C.文件名和实体名要相同；D.不确定。3.V HDL 语言中变量定义的位置是（）A.实体中中任何位置；B.实体中特定位置；C.结构体中任何位置；D.结构体中特定位置。4.可以不必声明而直接引用的数据类型是（）A.S T D_ L O GIC；B.S T D_ L O GIC_ V ECT O R；C.BIT；D.A R R A Y,5.M A X P L U S 2 不支持的输入方式是（）
36、A 文本输入；.B.原理图输入；C.波形输入；D.矢量输入。6 .大规模可编程器件主要有FP GA、CP L D两类，下列对FP GA 结构与工作原理的描述中，正确的是（）A.FP GA 全称为复杂可编程逻辑器件；B.FP GA 是基于乘积项结构的可编程逻辑器件；C.基于S R A M 的 FP GA 器件，在每次上电后必须进行一次配置；D.在 A lt er a公司生产的器件中，M A X 7 0 0 0 系列属FP GA 结构。7 .下面不属于顺序语句的是（）A.IF 语句；B.L O O P 语句；C.P R O CES S 语句；D.CA S E 语句。8.V H D L 语言是一种结
37、构化设计语言；-个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（）A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。9 .进程中的信号赋值语句，其信号更新是（）A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D,都不对。1 0 .嵌套使用I F 语句，其综合结果可实现：（）A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。一、选择题：（2 0 分）1 .下列是E D A 技术应用时涉及的步骤：A.原理图/H D L 文本输入；B.适配；C.时序仿真；D.编程下载；E.硬件测试；F.综合请选择
38、合适的项构成基于E D A 软件的F P G A /C P L D 设计流程：A -_ _ _ F _ _ _ B _ f _ _ _ _ C f D f E _ _ _ _2 .P L D 的可编程主要基于A.L U T 结构 或 者 B.乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：F P G A 基于 _ _ _ _ A C P L D 基于 _ _ _ _ B3 .在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于A.F P G A B.C P L D 两类器件：一位热码状态机编码方式适合于 A 器件；顺序编码状态机编码方式适合于 B 器件；4 .下列
39、优化方法中那两种是速度优化方法：B、D _A.资 源 共 享 B.流水线 C.串行化 D.关键路径优化单项选择题：5.综合是E D A 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_ D_是错误的。A.综合就是将电路的高级语言转化成低级的，可与F P G A /C P L D 的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关；6 .嵌套的I
40、 F 语句，其综合结果可实现一 D _ oA.条件相与的逻辑 B.条件相或的逻辑C.条件相异或的逻辑 D.三态控制电路7 .在一个V H D L 设计中I d a ta 是一个信号，数据类型为s td o g i c _ v e c to r,试指出下面那个赋值语句是错误的。DA.i d a ta =0 0 0 0 1 1 1 1”B.i d a ta =b 0 0 0 0 1 1 1 1 ;C.i d a ta =X A B ；D.i d a ta 1 0 T H E NQ I O );置零E L S EQ I =Q I+1 ；力 口 1E N D IF;E N D IF;E N D P R
41、 O C E S S ;Q =Q I；E N D b h v;2.下面是一个多路选择器的V H D L 描述，试补充完整。L IB R A R Y IE E E;U S E IE E E.S T D _ L 0 G IC _ 1 1 6 4.A L L;E N T IT Y b m u x ISP O R T (s e i :IN S T 1)_ L O G IC;A,B :IN S T D _ L 0 G IC _ V E C T 0 R(7 D O WN T O 0);Y:O U T S T D _ L 0 G IC _ V E C T 0 R(7 D O WN T O 0);E N D
42、b m u x;A R C H IT E C T U R E b h v O F b m u x ISB E G INy =A w h e n s e i =1 E L S EB;E N D b h v;三、V H D L 程序改错仔细阅读下列程序，回答问题L IB R A R Y IE E E;1U S E IE E E.S T D _ L 0 G IC _ 1 1 6 4.A L L;-2E N T IT Y L E D 7S E G IS-3PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);4CLK:IN STD_LOGIC;5LED7S:OUT STD LO
43、GIC VECTOR(6 DOWNTO 0);6END LED7SEG;7ARCHITECTURE one OF LED7SEG IS 8SIGNAL TMP:STD_LOGIC;9BEGIN 10SYNC:PROCESS(CLK,A)11BEGIN 12IF CLKEVENT AND CLK=1 THEN 13TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S=0000000”;四、阅读下列VHDL程序，画出原理图(RTL级)LIBRARY IEEE;USE IEEE.STD_LOG1C_1164.ALL
44、;ENTITY HAD ISPORT(a:IN STD_LOGIC;b:IN STD_LOGIC;c:OUT STD_LOGTC;d:OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fhl OF HAD ISBEGINc=NOT(a NAND b);d 0);ELS IF CLK=1 f AND CLK*EV ENT T HENIF LO AD=*T T HENQ I:=DAT A;ELS EIF EN=T T HENQ I:=Q I+1;END IF;END IF;END IF;Q =Q I；END P R O CES S;END O NE;2.看下面原
45、理图，写出相应V HDL描述LIBR AR Y IEEE;U S E IEEE.S T D LO GIC 1164.ALL;ENT IT Y T R I_ S T AT E ISP O R T (E,A:IN S T D_ LO GIC;Y :1NO U T S T D_ LO G1C;B:O U T S T D LO GIC);END T R 1_ S T AT E;AR CHIT ECT U R E BEHAV O F T R I S T AT E ISBEGINP R O CES S (E,A,Y)BEGINIF E=O T HENB=Y;Y =Z;ELS EB=Z;Y =A;END I
46、F;END P R O CES S;END BEHAV;六、综合题下图是一个A/D采集系统的部分，要求设计其中的FP GA采集控制模块，该模块由三个部分构成：控制器(Co n t r o l)、地址计数器(a ddr e n t)、内嵌双口 R AM(a dr a m)。控 制 器(c o n t r o l)是一个状态机，完成AD574的控制，和 a dr a m 的写入操作。Adr a m 是一个LP M R AM D P 单元，在 w r e n 为 1 时允许写入数据。试分别回答问题FPGA采集控制RCAD574 工作时序：STATUS/(20us下面列出了 AD574的控制方式和控制
47、时序图AD574逻辑控制真值表（X 表示任意）CECSR CK12_ 8A0工 作 状 态0XXXX禁止X1XXX禁止100X0启 动 12位转换100X1启动8 位转换1011X12位并行输出有效10100高 8 位并行输出有效10101低 4 位加上尾随4 个。有效Df l t oj-511:01.要求AD574工作在12位,1 1 转换模式，K12_ 8、A0在 c o n t r o l 中如何设置K12_ 8 为A0 为 02.试画出c o n t r o l 的状态机的状态图类似书上图8-43.对地址计数器模块进行V IIDL描述输入端口：c l k i n c 计数脉冲c n t
48、 c l r 计数器清零输出端口：r da ddr R AM读出地址，位 宽 10位l i b r a r y i e e e;u s e i e e e.s t d l o g i c 1164.a l l;u s e i e e e.s t d_ l o g i c _ u n s i g n e d.a l 1;e n t i t y a ddr e n t i sp o r t (c l k i n c,c n t c l r :i n s t d_ l o g i c;w r a ddr :o u t s t d l o g i c v e c t o r (9 do w n t o
49、 0);e n d a ddr _ c n t;a r c h i t e c t u r e o n e o f a ddr e n t i ss i g n a l t m p :s t d_ l o g i c _ v e c t o r (9 do w n t o 0);b e g i np r o c e s s (c l k i n c,c n t c l r)b e g i ni f c l k i n c，e v e n t a n d c l k i n c =T t h e ni f c n t c l r =1 t h e nt m p O);e l s et m p =
50、t m p +1;e n d i f;e n d i f;e n d p r o c e s s;w r a ddr =t m p;e n d o n e;4.根据状态图，试对c o n t r o l 进行V HDL描述l i b r a r y i e e e;u s e i e e e.s t d l o g i c _ 1164.a l l;u s e i e e e.s t d l o g i c u n s i g n e d,a l l;e n t i t y c o n t r o l i sp o r t (a dda t a :i n s t d_ l o g i c _