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1、 7.1 组合逻辑单元的组合逻辑单元的VHDL描述描述组合逻辑电路有基本逻辑门电路、编码器、译码器、组合逻辑电路有基本逻辑门电路、编码器、译码器、多路选通器、三态门等。多路选通器、三态门等。基本逻辑门的基本逻辑门的VHDL描述描述逻辑门电路是构成所有逻辑电路的基本电路，本节逻辑门电路是构成所有逻辑电路的基本电路，本节将通过二输入将通过二输入“与非与非”门、二输入门、二输入“或非或非”门、反相器门、反相器和二输入和二输入“异或异或”门等简单门电路的门等简单门电路的VHDL描述实例来介描述实例来介绍逻辑门电路的绍逻辑门电路的VHDL描述方法。描述方法。第1页/共67页1二输入二输入“与非与非”门电
2、路门电路二输入二输入“与非与非”门电路是逻辑门电路中最简单的，门电路是逻辑门电路中最简单的，其逻辑电路图如图其逻辑电路图如图7.1所示。所示。图7.1 二输入“与非”门电路的逻辑电路图利用VHDL描述二输入“与非”门有多种形式，如例7.1所示。第2页/共67页第3页/共67页2二输入二输入“或非或非”门电路门电路二输入二输入“或非或非”门电路的逻辑电路图如图门电路的逻辑电路图如图7.2所示。所示。图7.2 二输入“或非”门电路的逻辑电路图例7.2所示为用VHDL描述的二输入“或非”门电路的程序。第4页/共67页第5页/共67页3反相器反相器反相器电路的逻辑电路图如图反相器电路的逻辑电路图如图7
3、.3所示。所示。图7.3 反相器的逻辑电路图例7.3所示为用VHDL描述的反相器的程序。第6页/共67页第7页/共67页4二输入二输入“异或异或”门电路门电路二输入二输入“异或异或”门电路的逻辑表达式如下：门电路的逻辑表达式如下：y=ab其逻辑电路图如图其逻辑电路图如图7.4所示。所示。图7.4 二输入“异或”门电路的逻辑电路图例7.4所示为用VHDL描述的二输入“异或”门的程序。第8页/共67页第9页/共67页编码器、译码器和多路选通器的编码器、译码器和多路选通器的VHDL描述描述编码器、译码器和多路选通器是组合电路中较简单编码器、译码器和多路选通器是组合电路中较简单的的3种通用电路，它们可
4、以直接由简单的门电路组合连接种通用电路，它们可以直接由简单的门电路组合连接而构成。通过门电路构造译码器过于复杂，如果使用而构成。通过门电路构造译码器过于复杂，如果使用VHDL进行行为级的描述就清楚多了，本节将介绍编码器、进行行为级的描述就清楚多了，本节将介绍编码器、译码器和多路选通器的译码器和多路选通器的VHDL描述方式。描述方式。第10页/共67页1优先级编码器优先级编码器优先级编码器常用于中断的优优先级编码器常用于中断的优先级控制。当优先级编码器的某一先级控制。当优先级编码器的某一个输入电平有效时，编码器输出一个输入电平有效时，编码器输出一个对应的个对应的3位二进制编码。另外，位二进制编码
5、。另外，当同时有多个输入有效时，将输出当同时有多个输入有效时，将输出优先级最高的那个输入所对应的二优先级最高的那个输入所对应的二进制编码。进制编码。图图7.7所示就是最简单的优先所示就是最简单的优先级编码器的引脚图，它有级编码器的引脚图，它有8个输入个输入D0D7和和3位二进制输出位二进制输出A0A2。例例7.5所示为用所示为用VHDL描述的描述的优先级编码器的程序。优先级编码器的程序。第11页/共67页第12页/共67页23-8译码器译码器3-8译码器是一种常用的小规译码器是一种常用的小规模集成电路，如图模集成电路，如图7.8所示。它有所示。它有3位二进制输入端位二进制输入端A、B、C和和8
6、位译位译码器输出端码器输出端Y0Y7。对输入。对输入A、B、C的值进行译码，就可以确定输出的值进行译码，就可以确定输出端端Y0Y7的某一个输出端变为有的某一个输出端变为有效效(低电平低电平)，从而达到译码的目的。，从而达到译码的目的。除了基本的输入、输出端口外，除了基本的输入、输出端口外，3-8译码器还有译码器还有3个选通输入端个选通输入端G1、G2A和和G2B。只有在。只有在G1=l，G2A=0，G2B=0时，时，3-8译码器译码器才能进行正常译码，否则才能进行正常译码，否则Y0Y7输出将均为高电平。例输出将均为高电平。例7.6所示为所示为用用VHDL描述的描述的3-8译码器的程序。译码器的
7、程序。第13页/共67页第14页/共67页34选选1多路选通器多路选通器多路选通器用于信号的多路选通器用于信号的切换。切换。4选选1多路选通器如图多路选通器如图7.9所示，它用于所示，它用于4路信号的路信号的切换。切换。4选选1多路选通器有多路选通器有4个信号输入端个信号输入端input(0)input(3)、2个选择信号个选择信号a和和b及及1个信号输出端个信号输出端y。当。当a、b输入不同的选择信号时，输入不同的选择信号时，input(0)input(3)中某中某个相应的输入信号就与输出个相应的输入信号就与输出y端接通。端接通。第15页/共67页第16页/共67页加法器和求补器的加法器和求
8、补器的VHDL描述描述1加法器加法器本小节将介绍关于加法器的结构级描述。多位的加本小节将介绍关于加法器的结构级描述。多位的加法器由多个全加器和一个半加器构成。全加器可以用两法器由多个全加器和一个半加器构成。全加器可以用两个半加器构成。个半加器构成。第17页/共67页第18页/共67页第19页/共67页第20页/共67页第21页/共67页2求补器求补器在二进制的运算过在二进制的运算过程中，经常要用到求补程中，经常要用到求补的操作。的操作。8位二进制数的位二进制数的同步求补器引脚框图如同步求补器引脚框图如图图7.13所示。求补电路所示。求补电路的输入为的输入为a(0)a(7)，补码输出为补码输出为
9、b(0)b(7)，其中，其中a(7)和和b(7)为符为符号位，该电路结构较复号位，该电路结构较复杂，可以采用如例杂，可以采用如例7.11所示的行为级的所示的行为级的VHDL描述，其语句更加简洁、描述，其语句更加简洁、清楚。清楚。第22页/共67页第23页/共67页第24页/共67页三态门及总线缓冲器三态门及总线缓冲器三态门和双向缓冲器是接口电路和总线驱动电路经常用到的器件。本三态门和双向缓冲器是接口电路和总线驱动电路经常用到的器件。本小节将介绍三态门和总线缓冲器的小节将介绍三态门和总线缓冲器的VHDL描述方法。描述方法。1三态门的三态门的VHDL描述描述三态门的引脚框图如图7.14所示。它具有
10、一个数据输入端din、一个数据输出端dout和一个控制端en。当en=1时，dout=din；当en=0时，dout=Z(高阻)。例7.12所示为用VHDL描述的三态门的程序。第25页/共67页第26页/共67页2单向总线缓冲器单向总线缓冲器单向总线缓冲器常用于微单向总线缓冲器常用于微型计算机的总线驱动，通常由型计算机的总线驱动，通常由多个三态门并列组成，用来驱多个三态门并列组成，用来驱动地址总线和控制总线。一个动地址总线和控制总线。一个8位的单向总线缓冲器如图位的单向总线缓冲器如图7.15所示，它由所示，它由8个三态门组个三态门组成，具有成，具有8个输入端和个输入端和8个输个输出端，所有的三
11、态门的控制端出端，所有的三态门的控制端连在一起，由一个控制输入端连在一起，由一个控制输入端en控制。控制。第27页/共67页第28页/共67页3双向总线缓冲器双向总线缓冲器双向总线缓冲器用于对数双向总线缓冲器用于对数据总线的驱动和缓冲。典型的据总线的驱动和缓冲。典型的双向总线缓冲器的引脚框图如双向总线缓冲器的引脚框图如图图7.16所示。图中的双向总线所示。图中的双向总线缓冲器有两个数据输入缓冲器有两个数据输入/输出端输出端a和和b、一个方向控制端、一个方向控制端dir和和一个选通端一个选通端en。当。当en=1时，时，双向总线缓冲器未被选通，双向总线缓冲器未被选通，a和和b都呈现高阻。当都呈现
12、高阻。当en=0时，双时，双向总线缓冲器被选通。如果向总线缓冲器被选通。如果dr=0，那么，那么ab；如果；如果dir=1，那么，那么ba。例。例7.14所示为用所示为用VHDL描述的双向总线缓冲器描述的双向总线缓冲器的程序。的程序。第29页/共67页第30页/共67页 7.2 时序电路的时序电路的VHDL描述描述与组合电路不同，时序电路的输出不仅取决于该时与组合电路不同，时序电路的输出不仅取决于该时刻的输入信号，而且与电路的原状态有关。在时序电路刻的输入信号，而且与电路的原状态有关。在时序电路中常常存在中常常存在时钟信号和复位信号时钟信号和复位信号，时钟信号和复位信，时钟信号和复位信号的描述
13、在时序电路的描述中至关重要，因此本节先介号的描述在时序电路的描述中至关重要，因此本节先介绍时钟信号和复位信号的描述。绍时钟信号和复位信号的描述。第31页/共67页7.2.1 时钟信号和复位信号时钟信号和复位信号1时钟信号的描述时钟信号的描述一般情况下，时序电路均以时钟信号为驱动信号，一般情况下，时序电路均以时钟信号为驱动信号，时序电路只是在时钟信号的驱动下运行，其状态才发生时序电路只是在时钟信号的驱动下运行，其状态才发生改变。因此，时钟信号通常是描述时序电路的程序的执改变。因此，时钟信号通常是描述时序电路的程序的执行条件。时序电路也总是以时钟进程形式来进行描述的，行条件。时序电路也总是以时钟进
14、程形式来进行描述的，其描述方式一般有两种。其描述方式一般有两种。第32页/共67页(1)时钟信号作为进程的敏感信号。时钟信号作为进程的敏感信号。时钟信号时钟信号应作为敏感信号，显式地出现在应作为敏感信号，显式地出现在PROCESS语句后的敏感语句后的敏感信号列表中。信号列表中。描述时钟脉冲的上升沿可采用如下语句：描述时钟脉冲的上升沿可采用如下语句：clock_signalevent and clock_signal=1 同理，描述时钟脉冲的下降沿可采用如下语句：同理，描述时钟脉冲的下降沿可采用如下语句：clock_signalevent and clock_signal=0 (2)用进程中的用
15、进程中的“WAIT ON”语句判断时钟。语句判断时钟。进程通常停留在进程通常停留在“WAIT ON”语句上，只有在时钟信号语句上，只有在时钟信号到来且满足边沿条件时，其余的语句才能被执行。到来且满足边沿条件时，其余的语句才能被执行。WAIT ON语句只能放在进程的最前面或者最后面。语句只能放在进程的最前面或者最后面。第33页/共67页2复位信号的描述复位信号的描述时序电路的初始状态常常由复位信号来设置。分为时序电路的初始状态常常由复位信号来设置。分为同步复位和非同步复位两种。所谓同步复位，就是当复同步复位和非同步复位两种。所谓同步复位，就是当复位信号有效且在给定的时钟边缘到来时，触发器才被复位
16、信号有效且在给定的时钟边缘到来时，触发器才被复位，此时复位的状态与时钟同步，位，此时复位的状态与时钟同步，有助于信号的稳定和有助于信号的稳定和系统毛刺的消除系统毛刺的消除；而非同步复位状态与时钟状态不要求；而非同步复位状态与时钟状态不要求同步，一旦复位信号有效，触发器就被复位。同步，一旦复位信号有效，触发器就被复位。1)同步复位同步复位在用在用VHDL描述时，描述时，同步复位的语句必须在以时钟为同步复位的语句必须在以时钟为敏感信号的进程中，敏感信号的进程中，常用常用“IF”语句来描述复位条件。语句来描述复位条件。例例7.17和例和例7.18就是同步复位方式的程序实例。就是同步复位方式的程序实例
17、。第34页/共67页例7.17PROCESS(clock_signal)BEGIN IF (clock_edge_condition)THEN IF (reset_condition)THEN 复位语句；ELSE 时序语句；END IF；END IF；END PROCESS；第35页/共67页例7.18PROCESSBEGINWAIT UNTIL(clock_edge_condition)IF (reset_condition)THEN 复位语句；ELSE 时序语句；END IF；END PROCESS；第36页/共67页2)异步复位异步复位带有复位语句的进程的敏感信号表应包含复位信号；带有复
18、位语句的进程的敏感信号表应包含复位信号；判定复位条件的判定复位条件的“IF”语句的结构必须在判断时钟同步语句的结构必须在判断时钟同步的语句结构之上，也就是说，的语句结构之上，也就是说，复位条件的优先级要比同复位条件的优先级要比同步条件的优先级高步条件的优先级高。其描述方式如例。其描述方式如例7.19所示。所示。例例7.19PROCESS(reset_signal，clock_signal)BEGIN IF (reset_condition)THEN 复位语句；复位语句；ELSIF (clock_edge_condition)THEN 时序语句；时序语句；END IF；END PROCESS；第
19、37页/共67页7.2.2 触发器触发器触发器是指能存储触发器是指能存储1位二进制信息的基本单元，又称双稳态触发器。位二进制信息的基本单元，又称双稳态触发器。1D触发器触发器1)基本D触发器正沿(上升沿)触发的D触发器的引脚框图如图7.17所示。它是最基本的D触发器，仅有一个数据输入端d、一个时钟输入端clk和一个数据输出端q。在时钟上升沿，输出端q输出d端的状态。第38页/共67页第39页/共67页2)非同步复位、置位的非同步复位、置位的D触发器触发器非同步复位、置位的非同步复位、置位的D触发器的引脚框图如图触发器的引脚框图如图7.18所示。它是在基本所示。它是在基本D触发器的基础上增加了一
20、个复位端口触发器的基础上增加了一个复位端口clr和一个置位端口和一个置位端口pset。当复位端口。当复位端口clr=0时，其时，其q端端输出被强迫置为输出被强迫置为0，故，故clr端又称清零输入端。当置位端端又称清零输入端。当置位端口口pset=0时，其时，其q端输出被强迫置为端输出被强迫置为1。当复位端口和。当复位端口和置位端口同时有效，即置位端口同时有效，即clr和和pset都为都为0时，时，clr端口的优端口的优先级高于先级高于pset端口的优先级，故端口的优先级，故q端输出被强迫置为端输出被强迫置为0。例例7.21所示为用所示为用VHDL描述的非同步复位、置位的描述的非同步复位、置位的
21、D触触发器的程序。发器的程序。第40页/共67页第41页/共67页3)同步复位、置位的同步复位、置位的D触发器触发器同步复位、置位的同步复位、置位的D触发器的引脚框图如图触发器的引脚框图如图7.19所所示。示。图7.19 同步复位、置位的D触发器的引脚框图第42页/共67页第43页/共67页2JK触发器触发器带有复位带有复位/置位功能的置位功能的JK触发器的引脚框图如图触发器的引脚框图如图7.20所示。所示。JK触发器的输入端有置位输入触发器的输入端有置位输入pset、复位、复位输入输入clr、控制输入、控制输入j和和k以及时钟信号输入以及时钟信号输入clk；输出端有；输出端有正向输出端正向输
22、出端q和反向输出端和反向输出端qb。例例7.23所示为用所示为用VHDL描述的描述的JK触发器的程序。触发器的程序。图7.20 JK触发器的引脚框图第44页/共67页第45页/共67页7.2.3 寄存器寄存器寄存器一般由多个触发器连接而成，通常有锁存寄存器一般由多个触发器连接而成，通常有锁存寄存器和移位寄存器等。下面主要介绍一些移位寄存器寄存器和移位寄存器等。下面主要介绍一些移位寄存器的实例。的实例。1串行输入、串行输出移位寄存器串行输入、串行输出移位寄存器8位串行输入、串行输出移位寄存器的引脚框图如位串行输入、串行输出移位寄存器的引脚框图如图图7.21所示。它具有一个数据输入端所示。它具有一
23、个数据输入端a、一个时钟输入、一个时钟输入端端clk和一个数据输出端和一个数据输出端b。8位的串行移位寄存器最多位的串行移位寄存器最多能同时保存能同时保存8位数据，在时钟信号作用下，前级的数据位数据，在时钟信号作用下，前级的数据向后级移动。例向后级移动。例7.24所示为所示为8位串行输入、串行输出寄位串行输入、串行输出寄存器的存器的VHDL的行为级描述程序。的行为级描述程序。第46页/共67页第47页/共67页图7.22 8位移位寄存器结构利用“GENERATE”语句和D触发器的描述很容易写出8位移位寄存器的结构级的VHDL程序，如例7.25所示。第48页/共67页第49页/共67页2循环移位
24、寄存器循环移位寄存器在计算机的运算操作中经常用到循环移位，它可以在计算机的运算操作中经常用到循环移位，它可以用硬件电路来实现。用硬件电路来实现。8位循环左移寄存器的引脚框图如图位循环左移寄存器的引脚框图如图7.23所示。该电路有一个所示。该电路有一个8位并行数据输入端位并行数据输入端din、移位、移位和数据输出控制端和数据输出控制端end、时钟信号输入端、时钟信号输入端clk、3位移位位移位位数控制输入端位数控制输入端s和和8位数据输出端位数据输出端dout。当。当end=1时，时，根据根据s(0)s(2)输入的数值，确定在时钟脉冲作用下，输入的数值，确定在时钟脉冲作用下，循环左移几位。当循环
25、左移几位。当end=0时，时，din直接输出至直接输出至dout。图7.23 8位循环左移寄存器的引脚框图第50页/共67页第51页/共67页3串入并出串入并出(SIPO)移位寄存器移位寄存器8位串入并出移位寄存器的引脚框图如图位串入并出移位寄存器的引脚框图如图7.24所所示。示。串入并出移位寄存器用于实现串行数据向并行数串入并出移位寄存器用于实现串行数据向并行数据的转换，其中据的转换，其中din端口用于串行输入数据，端口用于串行输入数据，clk端口端口是系统时钟输入端口，是系统时钟输入端口，dout端口是端口是8位数据并行输出位数据并行输出端口。端口。8位串入并出移位寄存器的位串入并出移位寄
26、存器的VHDL描述如例描述如例7.28所示。所示。图7.24 8位串入并出移位寄存器的引脚框图第52页/共67页第53页/共67页4并入串出并入串出(PISO)移位寄存器移位寄存器并入串出并入串出(PISO)移位寄存器的功能与串入并出移位寄存器的功能与串入并出(SIPO)移位寄存器的相反，其能实现并行数据向串行数移位寄存器的相反，其能实现并行数据向串行数据的转化。并入串出据的转化。并入串出(PISO)移位寄存器的引脚框图如图移位寄存器的引脚框图如图7.25所示。所示。并入串出并入串出(PISO)移位寄存器的工作过程如下：移位寄存器的工作过程如下：首先将首先将load端口置端口置0，同时向，同时
27、向din端口并行写入数端口并行写入数据，然后将据，然后将load端口置端口置1，dout端口将在端口将在clk时钟信号时钟信号的驱动下按照从高位到低位的顺序依次输出数据的值。的驱动下按照从高位到低位的顺序依次输出数据的值。图7.25 并入串出(PISO)移位寄存器的引脚框图第54页/共67页第55页/共67页 7.2.4 计数器计数器计数器是一个典型的时序电路，在数字电子设计计数器是一个典型的时序电路，在数字电子设计中使用非常普遍。常用的计数器分同步计数器和异步中使用非常普遍。常用的计数器分同步计数器和异步计数器两种。计数器两种。1同步计数器同步计数器 所谓同步计数器，就是在时钟脉冲所谓同步计
28、数器，就是在时钟脉冲(计数脉冲计数脉冲)的的控制下，构成计数器的各触发器的状态同时发生变化控制下，构成计数器的各触发器的状态同时发生变化的那一类计数器。的那一类计数器。第56页/共67页1)带允许端的十进制带允许端的十进制BCD计数器计数器带允许端的十进制带允许端的十进制BCD计数器的引脚框图如图计数器的引脚框图如图7.26所示。所示。该计数器由该计数器由4个触发器构成，个触发器构成，clr输入端用于清输入端用于清零，零，en端用于控制计数器工作，端用于控制计数器工作，clk为时钟脉冲为时钟脉冲(计数脉计数脉冲冲)输入端，输入端，q为计数器的为计数器的4位二进制计数值输出端。例位二进制计数值输
29、出端。例7.30所示为用所示为用VHDL描述的带允许端的十进制描述的带允许端的十进制BCD计数计数器的程序。器的程序。图7.26 带允许端的十进制BCD计数器的引脚框图第57页/共67页第58页/共67页图7.27 8位二进制可逆计数器的引脚框图可逆计数器有一个特殊的控制端，这就是updn端。当updn=1时，计数器进行加1操作；当updn=0时，计数器进行减1操作。例所示为用VHDL描述的8位二进制可逆计数器的程序。2)可逆计数器可逆计数器所谓可逆计数器，就是根据计数控制信号的不同，所谓可逆计数器，就是根据计数控制信号的不同，在时钟脉冲作用下，计数器可以进行加在时钟脉冲作用下，计数器可以进行
30、加1或减或减1操作的一操作的一种计数器。种计数器。8位二进制可逆计数器的引脚框图如图位二进制可逆计数器的引脚框图如图7.27所所示。示。第59页/共67页第60页/共67页2异步计数器异步计数器异步计数器又称行波计数器，它的低位计数器的输异步计数器又称行波计数器，它的低位计数器的输出作为高位计数器的时钟信号，然后一级一级串行连接出作为高位计数器的时钟信号，然后一级一级串行连接起来。异步计数器与同步计数器的不同之处就在于时钟起来。异步计数器与同步计数器的不同之处就在于时钟脉冲的提供方式，除此之外就完全相同了，它同样可以脉冲的提供方式，除此之外就完全相同了，它同样可以构成各种各样的计数器。但是，异
31、步计数器采用行波计构成各种各样的计数器。但是，异步计数器采用行波计数，从而增加了计数延迟，在要求延迟小的应用领域受数，从而增加了计数延迟，在要求延迟小的应用领域受到了很大的限制。尽管如此，由于它的电路简单，因此到了很大的限制。尽管如此，由于它的电路简单，因此仍有广泛的应用。仍有广泛的应用。用用VHDL描述的异步计数器与上述同步计数器的不描述的异步计数器与上述同步计数器的不同之处主要表现在对各级时钟脉冲的描述上，这一点请同之处主要表现在对各级时钟脉冲的描述上，这一点请读者在阅读例程时多加注意。读者在阅读例程时多加注意。第61页/共67页图7.29 六十进制BCD计数器的引脚框图1)六十进制六十进
32、制BCD计数器计数器六十进制六十进制BCD计数器常用于时钟计数。用一个计数器常用于时钟计数。用一个4位二位二进制计数器可以构成进制计数器可以构成1个十进制个十进制BCD计数器，而计数器，而1个十进个十进制计数器和制计数器和1个六进制计数器串接起来就可以构成个六进制计数器串接起来就可以构成1个六个六十进制的计数器。六十进制十进制的计数器。六十进制BCD计数器的引脚框图如图计数器的引脚框图如图7.29所示。所示。六十进制BCD计数器中的clk是时钟输入端；clr是人工清零端，当clr=1时，计数值输出为0；en是计数允许端，当en=1时，才会对时钟信号进行计数；co是进位输出端，当计数器计数值超过
33、60时，就会发出一个进位脉冲；bcd_1是计数值的个位输出，共有4位，输出计数值的个位BCD码；bcd_10是计数值的十位输出，共有3位，输出计数值的十位BCD码。第62页/共67页第63页/共67页2)8位异步计数器位异步计数器异步计数器还可以进行结构级的描述。由异步计数器还可以进行结构级的描述。由8个触发器个触发器串联可构成一个串联可构成一个8位行波计数器，其程序如例位行波计数器，其程序如例7.34所示。所示。第64页/共67页第65页/共67页3格雷码计数器格雷码计数器格雷码计数器与普通的累加计数器或递减计数器不同，其计数输出值格雷码计数器与普通的累加计数器或递减计数器不同，其计数输出值
34、不是按照数字大小，而是按照格雷码的编码规律排列的，这样可以减少电不是按照数字大小，而是按照格雷码的编码规律排列的，这样可以减少电路的毛刺。所谓格雷码，就是由路的毛刺。所谓格雷码，就是由“1111”、“1110”、“1100”、“1000”、“0000”、“0001”、“0011”、“0111”组成，相邻两位组成，相邻两位编码之间只有一个数据位发生了变化，这样降低了由于电路延时不同而导编码之间只有一个数据位发生了变化，这样降低了由于电路延时不同而导致的电路毛刺发生的可能。格雷码计数器的引脚框图如图致的电路毛刺发生的可能。格雷码计数器的引脚框图如图7.30所示。所示。第66页/共67页感谢您的观看。第67页/共67页