数字电子技术-4.pptx

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1、数字电子技术数字电子技术本章内容1触发器概述3同步触发器5边沿触发器2基本RS触发器4主从触发器6集成触发器第第4章章 触发器触发器4.1 触发器概述触发器概述（1）具有两个能自行保持的稳定状态，用来表示逻辑状态或二进制数的0和1。（2）在触发信号的作用下，根据不同的输入信号可以置成1或0状态。触发器必须具备以下两个基本特点。真值表（又称特性表或功能表）、逻辑图、特性方程（即逻辑表达式）和波形图。其中，特性方程是指触发器的次态和当前输入变量及现态之间的逻辑关系表达式。现态是指触发器在触发脉冲作用时刻之前的状态，即触发器原来的稳定状态，用 Qn表示；次态是指触发器在触发脉冲作用后新的稳定状态，用

2、 Qn+1表示。触发器的描述方法主要有4种：（1）根据是否有时钟脉冲输入端，触发器可分为基本触发器和钟控触发器。（2）根据逻辑功能的不同，触发器可分为RS触发器、D触发器、JK触发器、T触发器。（3）根据电路结构的不同，触发器可分为基本触发器、同步触发器、维持阻塞触发器、主从触发器、边沿触发器。（4）根据触发方式的不同，触发器可分为电平触发器、主从触发器、边沿触发器。触发器的种类很多，主要有以下几种分类方法：4.2 基本基本RS触触发器器1 1基本RSRS触发器的电路组成及逻辑符号2 2基本RSRS触发器的逻辑功能4.2.1 基本基本RS触触发器的器的电路路组成及成及逻辑符号符号如图4-1所示

3、为基本RS触发器的电路结构及逻辑符号图。（a）电路结构 （b）逻辑符号图4-1 与非门组成的基本RS触发器 图4-1（a）所示基本RS触发器是由两个与非门交叉连接构成的，其中 是信号输入端，字母上面的反号表示低电有效，即 端为低电平时表示有信号、为高电平时表示无信号；Q 和 既表示触发器的状态，又是两个互补的信号输出端。图4-1（b）所示为基本RS触发器的逻辑符号图，方框下面输入端的小圆圈表示低电平有效，这是一种约定，只有当所加信号的实际电压为低电平时才表示有信号，否则就是无信号。方框上面的两个输出端，一个无小圆圈，为Q 端；一个有小圆圈，为 端。在正常工作情况下，两者状态是互补的。即一个为高

4、电平另一个就是低电平，反之亦然。（1）当 时，称为触发器的1状态。（2）当 时，称为触发器的0状态。4.2.2 基本基本RS触触发器的器的逻辑功能功能 如表4-1所示为基本RS触发器的特性表（逻辑功能表），其中新的稳定状态 Qn+1不仅与输入信号有关，而且与触发器接收输入信号前的原状态 Qn有关。表4-1 “与非门”组成的基本RS触发器特性表表4-1（续）（1）当 时，输出 端称为直接复位端。（2）当 时，输出 端称为直接置位端。同步同步 RS触触发器器4.3 同步同步触触发器器同步同步D触触发器器同步触同步触发器存在的器存在的问题空翻空翻4.3.1 同步同步 RS触触发器器如图4-2所示为同

5、步RS触发器的电路结构及逻辑符号图。（a）电路结构 （b）逻辑符号图4-2 同步RS触发器 与基本RS触发器相比，同步RS触发器增加了时钟控制端口，以实现对触发器状态转换的时间控制。由图4-2（a）可知，该电路由两个部分组成，一个是由与非门G1，G2 组成的基本触发器；另一个是在基本触发器的基础上多加两个与非门G3，G4 组成的输入控制电路。其中G3，G4，是由时钟脉冲CP控制的，具有时钟脉冲控制的触发器又称为时钟触发器。图4-2（a）所示的时钟脉冲为高电平有效，即触发器在CP=1 期间接收输入信号，在 CP=0时状态保持不变。1同步同步RS触触发器的器的逻辑功能功能（1）当 CP=0时，G3

6、 和 G4被封锁，不管R端和S端的信号如何变化，输出都为1，触发器保持原状态不变，即 。（2）当 CP=1 时，G3 和 G4 解除封锁，R，S端的输入信号才能通过由 G1 和 G2组成的基本RS触发器，使状态发生翻转。如表4-2所示为同步RS触发器的特性表。表4-2 同步RS触发器特性表 根据同步RS触发器的特性表，用卡诺图化简法可写出输出次态 Qn+1的表达式为2同步同步RS触触发器的特性方程器的特性方程 由于 时，触发器的状态不定，所以同步RS触发器的特性方程为3同步同步RS触触发器的状器的状态转换图 如图4-3所示为同步RS触发器的状态转换图。其中，图中的两个圆圈代表触发器的两个稳定状

7、态，箭头表示状态转换的方向，箭头线旁标注的数字为输入信号R，S的值。图4-3 同步RS触发器的状态转换图 由图4-3可知，当要求触发器由0状态转换到1状态时，可以使输入信号取 ，则触发器就会从原态 翻转成现态 。4.3.2 同步同步D触触发器器如图4-4所示为同步D触发器的电路结构及逻辑符号图。（a）电路结构 （b）逻辑符号图4-4 同步D触发器1同步同步D触触发器的器的逻辑功能功能（1）当 CP=0时，G3 和 G4被封锁，触发器保持原状态不变，输出都为1，不受D端输入信号的控制。（2）当 CP=1 时，G3 和 G4 解除封锁，可接收D端的输入信号。若 D=0，触发器翻转到0状态，则 Q=

8、0；若 D=1，触发器翻转到1状态，则 Q=1。由上述分析可知，在CP作用下，同步D触发器状态的变化仅取决于D端的输入信号，而与触发器的现态无关。如表4-3所示为同步D触发器的特性表。表4-3 同步D触发器的特性表 同步D触发器受时钟电平控制，高电平有效。在 CP=1期间接收输入信号；在 CP=0时状态保持。当CP由0变为1时，触发器状态翻转到和D的状态一致；当CP由1变为0时，触发器状态保持原态不变。根据同步D触发器的特性表，用卡诺图化简法可得同步D触发器的特性方程为2同步同步D触触发器的特性方程器的特性方程 由于同步D触发器是在同步RS触发器基础上转换而来，因此其特性方程也可写为化简后可得

9、 如图4-5所示，根据同步D触发器的特性表，可得到同步D触发器的状态转换图。3同步同步D触触发器的状器的状态转换图图4-5 同步D触发器的状态转换图4.3.3 同步触同步触发器存在的器存在的问题空翻空翻 如图4-6（b）所示，在 CP=1期间，同步D触发器的触发引导门是开放的，触发器可以接收输入信号而翻转，所以在 CP=1期间，如果输入信号发生多次变化，触发器的状态也会发生相应的改变。这种在 CP=1期间，由于输入信号变化而引起的触发器翻转多于一次的现象，称为触发器的空翻现象。（a）同步RS触发器的空翻波形 （b）同步D触发器的空翻波形图4-6 同步触发器的空翻波形 由于同步触发器存在空翻问题

10、，其应用范围也就受到了限制，一般不能用来构成移位计时器和计数器，因为在这些部件中，当 CP=1时，不可避免地会使触发器的输入信号发生变化，从而出现空翻，使这些部件不能按时钟脉冲的节拍正常工作。同时，同步触发器在 CP=1期间，如果遇到一定强度的正向脉冲干扰，使 S，R 或 D信号发生变化时，也会引起空翻现象，所以它的抗干扰能力也较差。T触触发器器主从主从JK触触发器器4.4 主从触主从触发器器主从主从RS触触发器器4.4.1 主从主从RS触触发器器如图4-7所示为主从RS触发器的电路结构及逻辑符号图。（a）电路结构 （b）逻辑符号图4-7 主从RS触发器1主从主从RS触触发器的器的逻辑功能功能

11、（1）当 CP=0时，从触发器被封锁，保持原状态不变。此时，G7 和 G8打开，主触发器工作，接收R和S端的输入信号。（2）当CP由1跃变到0时，即 。主触发器被封锁，输入信号R，S不再影响主触发器的状态。此时，由于 ，G3 和 G4打开，从触发器接收主触发器输出端的状态。由上述分析可知，主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的，CP一旦变为0后，主触发器被封锁，其状态不再受R，S影响，故主从触发器对输入信号的敏感时间大大缩短，只在CP由1变0的时刻触发翻转，因此不会有空翻现象。如表4-4所示为主从RS触发器的特性表。表4-4 主从RS触发器的特性表（CP下降沿触发）2主从主从

12、RS触触发器的要点器的要点归纳（1）主从RS触发器的逻辑功能和同步RS触发器相同，因此它们的特性表、特性方程、状态转换图也一样。（2）时钟脉冲边沿控制，下降沿触发。（3）主从RS触发器的两个触发器交替工作，总是只能一个导通，所以触发器的输入信号R，S无法直接影响输出端的状态，在一个CP脉冲的作用周期内，触发器的状态只能翻转一次，所以解决了触发器空翻这一问题。（4）输入信号R，S之间仍有约束。4.4.2 主从主从JK触触发器器如图4-8所示为主从JK触发器的电路结构及逻辑符号图。（a）电路结构 （b）逻辑符号图4-8 主从JK触发器（1）当时钟脉冲CP到来时，主触发器在CP的上升沿（高电平）接收

13、输入信号，并暂存到主触发器中，此时从触发器被封锁，保持原来的状态不变。（2）在时钟脉冲CP的下降沿，主触发器开始被封锁，不受输入信号变化的影响，保持原来的状态不变，主触发器状态传送到从触发器，使整个触发器翻转到新的状态。1主从主从JK触触发器的器的逻辑功能功能 由以上分析可知，主从JK触发器在一个时钟脉冲CP作用下，使从触发器的状态最多改变一次，即整个触发器的状态更新是在CP的下降沿发生的，因而克服了空翻现象。如表4-5所示为主从JK触发器的特性表。表4-5 主从JK触发器的特性表（CP下降沿触发）由上表可知，主从JK触发器与主从RS触发器的逻辑功能基本相同，但JK触发器没有约束条件，且当 时

14、，每输入一个时钟脉冲后，触发器都向相反的状态翻转一次。2主从主从JK触触发器的特性方程器的特性方程 根据主从JK触发器的特性表，用卡诺图化简法可得主从JK触发器的特性方程为 比较图4-2与图4-8可知，主从JK触发器可在主从RS触发器基础上转换得来，即用J替换S、用K替换R，同时在J端接入、在K端接入，因此其特性方程也可写为化简后可得（1）时钟脉冲边沿控制，下降沿触发。（2）输入信号J，K之间无约束条件。（3）触发器不存在空翻现象。（4）输入条件决定的新状态与原状态一致时，触发器的状态不随CP的到来而翻转。（5）在 CP=1期间，如果输入信号的状态没有改变，判断触发器次态的依据是时钟脉冲下降沿

15、前一瞬间输入端的状态。3主从主从JK触触发器的要点器的要点归纳例例4.4.1 如图4-9所示为某主从JK触发器的输入波形图，设主从JK触发器的初始状态为0，画出输出 的波形图。图4-9 例4.4.1的波形图 根据主从JK触发器的要点归纳可知：只有在时钟脉冲的下降沿，JK触发器才会触发，且按以下条件发生状态变化。解：（1）当 时，Q保持原状态。（2）当 时，Q与 J状态相同。（3）当 时，Q状态发生翻转。在研究主从触发器时，一般要求 CP=1期间输入信号保持不变。主从结构触发器的状态翻转一般分为两步动作：CP=1期间，主触发器接收输入信号；CP下降沿到来时从触发器按主触发器的状态翻转。也就是说，

16、CP=1期间，输入状态的改变应该影响主触发器的状态，从而在CP下降沿到来时影响从触发器的状态。而事实上，主从结构的JK触发器在 CP=1期间，主触发器只能翻转一次，而且无论J，K的状态如何改变，触发器的输出状态也不可能再变化回来，这一现象称为主从JK触发器的一次变化问题。4主从主从JK触触发器的一次器的一次变化化问题 图4-8（a）中，假设JK触发器的主触发器和从触发器现态为0，如果在 CP=1期间，输入信号J发生由0变为1的暂时变化时，则门 G8因输入均为高电平而输出低电平，使主触发器的状态被置为1。此时，若输入信号又恢复为 的状态，但因门 G8被 Qn的低电平封锁，故触发器无法恢复成0状态

17、。当CP下降沿到来时，从触发器按照主触发器的状态被置为1。根据主从JK触发器的特性表，当 时，Q 与 J状态相同，应为0，发生输出逻辑错误。同理，若JK触发器的主触发器和从触发器现态为1，如果在 CP=1期间，输入信号K发生由0变为1的暂时变化时，门 G7因输入均为高电平而输出低电平，使主触发器的状态被置为0，无法恢复成1状态。当CP下降沿到来时，从触发器按照主触发器的状态被置为0。根据主从JK触发器的特性表，当 时，保持原状态，应为1，发生输出逻辑错误。（1）在 CP=1期间，要求输入信号必须保持不变。（2）要求CP信号为窄脉冲触发，避免干扰信号的混入，从而提高主从JK触发器的抗干扰能力，保

18、证触发器输出逻辑的正确性。要解决这一问题一般可以从以下两个方面入手。如图4-10所示为主从JK触发器的一次变化波形。图4-10 主从JK触发器一次变化波形4.4.3 T触触发器器如图4-11所示为T触发器的电路结构及逻辑符号图。（a）电路结构 （b）逻辑符号图4-11 T触发器1T触触发器的器的逻辑功能功能如表4-6所示为T触发器的特性表。表4-6 T触发器的特性表2T触触发器的特性方程器的特性方程 由前文可知，T触发器可由主从JK触发器转换得来，即 ，因此其特性方程可写为化简后可得3T触触发器的要点器的要点归纳（1）T触发器只有一个控制端，可由主从JK触发器的J和K端连成T端得到。（2）输入

19、信号无约束条件。（3）触发器不存在空翻现象。（4）如果将T触发器的输入端设为1，就构成了 触发器，此时每来一个CP脉冲，触发器的状态都会翻转，因此 触发器可作为计数器使用。利用利用传输延延迟时间的的边沿沿JK触触发器器CMOS主从主从结构构边沿沿D触触发器器4.5 边沿触沿触发器器维持持阻塞阻塞边沿沿D触触发器器4.5.1 维持持阻塞阻塞边沿沿D触触发器器如图4-12所示为D触发器的电路结构。（a）同步D触发器 （b）维持阻塞边沿D触发器图4-12 D触发器的逻辑电路图 在同步RS触发器的基础上加两个门 G5和 G6，将输入信号D变成互补的两个信号分别输送给R，S端，即 ，如图4-12（a）所

20、示，也可以构成同步D触发器。很容易验证，该电路满足D触发器的逻辑功能，但有同步触发器的空翻现象。为了克服空翻，并具有边沿触发器的特性，在图4-12（a）电路的基础上引入三根反馈线 L1，L2，L3，就可以得到如图4-12（b）所示的维持阻塞边沿D触发器。1维持持阻塞阻塞边沿沿D触触发器的器的逻辑功能功能 当 时，G3和 G4被封锁，G1 和 G2组成的基本RS触发器保持原状态不变，分 和 两种情况对触发器的工作原理进行分析。（1）若输入 ，则 输入全为1，输出 ，使 。u当CP由0变1时，输入全为1，输出 Q=4，使Q翻转为1，翻转为0，完成了使触发器翻转为1状态的全过程。u同时，一旦 Q4变

21、为0，通过反馈线 G6封锁了 门，这时如果D信号由1变为0，只会影响 G5的输出，不会影响 G6的输出，维持了触发器的1状态，因此称 线为置1维持线。u同理，Q4变0后，通过反馈线 L2也封锁了 G3门，从而阻塞了置0通路，故称 L2线为置0阻塞线。（2）若输入 ，G5被封锁，则 G6输入全1，输出 。p当CP由0变1时，G3输入全1，输出 ，使 翻转为1，Q翻转为0，完成了使触发器翻转为0状态的全过程。p同时，一旦 Q3变为0，通过反馈线 L3封锁了G5门，这时无论D信号再怎么变化，也不会影响 G5的输出，从而维持了触发器的0状态，因此称 L3线为置0维持线。（1）维持阻塞边沿D触发器的逻辑

22、功能和同步D触发器相同，因此它们的特性表、特性方程、状态转换图也一样。（2）时钟脉冲边沿控制，上升沿触发。2维持持阻塞阻塞边沿沿D触触发器的要点器的要点归纳例例4.5.1 如图4-13所示为维持阻塞D触发器的输入波形，设触发器的初始状态为0，画出输出Q的波形图。图4-13 例4.5.1的波形图由于是边沿触发器，在波形图时，应注意以下两点。解：（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是上升沿）。（2）判断触发器次态的依据是时钟脉冲触发沿前一瞬间（这里是上升沿前一瞬间）输入端的状态。根据D触发器的功能表或特性方程或状态转换图可画出输出端Q的波形图。3触触发器的直接置器的直接置0和置和置1

23、端端 如图4-14所示为带有 和 端的维持阻塞D触发器，其中 RD为直接置0端，SD为直接置1端。（a）电路结构 （b）逻辑符号图4-14 带有 和 端的维持阻塞D触发器图4-15 CMOS主从结构的边沿D触发器 如图4-15所示为CMOS逻辑门和CMOS传输门组成的主从D触发器，其中 G1，G2 和 TG1，TG2组成主触发器，G3，G4 和 TG3，TG4 组成从触发器。CP和 为互补的时钟脉冲。4.5.2 CMOS主从主从结构构边沿沿D触触发器器1CMOS主从主从结构构边沿沿D触触发器的器的逻辑功能功能（1）当CP由0变为1时，变为0，此时 TG1开通、TG2 关闭，主触发器接收输入端D

24、的信号。设，经TG1 传到 G1的输入端，使 。同时，TG3 关闭，切断了主、从两个触发器间的联系，TG4开通，从触发器保持原状态不变。（2）当CP由1变为0时，变为1，此时 TG1关闭，切断了D信号与主触发器的联系，使D信号不再影响触发器的状态；而 TG2开通，将 G1的输入端与 G2的输出端连通，使主触发器保持原状态不变。与此同时，TG3 开通、TG4关闭，将主触发器的状态 送入从触发器，使 ，经G3反相后，输出 。至此完成了整个触发翻转的全过程。2CMOS主从主从结构构边沿沿D触触发器的要点器的要点归纳（1）CMOS主从结构边沿D触发器的逻辑功能和同步D触发器相同，因此它们的特性表、特性

25、方程、状态转换图也一样。（2）时钟脉冲边沿控制，下降沿触发。（3）如果将传输门的控制信号CP和 互换，可使触发器变为CP上升沿触发。（4）集成的CMOS边沿D触发器一般也具有直接置0端 和直接置1端，但该电路的 RD和 SD 端都为高电平有效。如图4-16所示为带有RD 和 SD端的CMOS边沿D触发器。（a）电路结构 （b）逻辑符号图4-16 带有RD和SD端的CMOS边沿D触发器 如图4-17所示为具有传输延迟时间的边沿JK触发器的电路结构和逻辑符号。4.5.3 利用利用传输延延迟时间的的边沿沿JK触触发器器（a）电路结构 （b）逻辑符号图4-17 具有传输延迟时间的边沿JK触发器1边沿沿

26、JK触触发器的器的逻辑功能功能（1）在 CP=0期间，因CP为低电平，G7 和 G8的输出均为1，J和K输入端信号对触发器的输出没有影响。（2）在 CP=1期间，因触发器初始状态为0，即Q=0，封锁了G8，使输入端信号K对触发器输出没有影响，；而 反馈给 G2，G3 和 G7，使 G2输出仍为1，触发器保持0状态。当经过一个与非门的传输时间后，G7 状态变为0，使 G3的状态也变为0，但由于 G2输出仍为1，G3 状态的变化并不影响G4，使触发器继续保持原来0状态不变。2边沿沿JK触触发器的要点器的要点归纳（1）边沿JK触发器的逻辑功能与主从JK触发器相同，因此它们的特性表、特性方程、状态转换

27、图也一样。（2）时钟脉冲边沿控制，下降沿触发。（3）边沿JK触发器仅在电平变化的边沿那一瞬间外界翻转激励才有效。因此，相对主从JK触发器，其优点在于稳定性好，激励电平只需保证在边沿一小段时间稳定即可，受外界干扰的窗口较小。例例4.5.2 如图4-18所示为边沿JK触发器的输入波形，设触发器的初始状态为0，画出输出Q的波形图。图4-18 例4.5.2的波形图解：4.6 集成触集成触发器器1 1几种常见的集成触发器2 2触发器的主要应用4.6.1 几种常几种常见的集成触的集成触发器器1集成基本集成基本RS触发器触发器如图4-19所示为集成基本RS触发器74LS279的引脚排列图。图4-19 集成基

28、本RS触发器74LS279的引脚排列图2集成同步集成同步D触发器触发器如图4-20所示为集成同步D触发器74LS375的引脚排列图。图4-20 集成同步D触发器74LS375的引脚排列图3集成主从集成主从JK触发器触发器如图4-21所示为集成主从JK触发器74LS76的引脚排列图。图4-21 集成主从JK触发器74LS76的引脚图4.6.2 触触发器的主要器的主要应用用如图4-22所示为D触发器构成的二分频电路。（a）电路结构 （b）波形图图4-22 D触发器构成二分频电路 将触发器输出端 与输入端D相连接，在输入时钟脉冲CP的作用下，根据D触发器的功能可知，D触发器在输入时钟脉冲CP的上升沿有效，来一个CP，D触发器的输出就发生一次翻转。由波形图可看出，输出Q波形的周期为输入时钟脉冲CP的两倍，其频率正好是CP的二分之一，因此它是一个二分频电路。Thank You!