数字逻辑第6章.pptx

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1、异步时序逻辑电路 在同步时序逻辑电路中，各触发器的时钟控制端与统一的时钟脉冲(简称CP)相连接，仅当时钟脉冲作用时，电路状态才能发生变化。异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑电路和电平异步时序逻辑电路两种类型。两类电路均有Mealy型和Moore型两种结构模型。由于同步时序电路中时钟脉冲对电路的控制作用，所以不论输入信号是电平信号还是脉冲信号，对电路引起的状态响应都是相同的。因此，在研究同步时序电路时，没有对输入信号的形式加以区分。脉冲信号是电平信号的一种特殊形式。电平

2、信号是指信号的“0”值和“1”值的持续时间是随意的，它以电位的变化作为信号的变化。而脉冲信号的“1”值仅仅维持一个固定的短暂时刻，它以脉冲信号的有、无标志信号的变化。第1页/共53页一、结构 脉冲异步时序电路的一般结构如图6.1所示。图中,存储电路可由时钟控制触发器或非时钟控制触发器组成。脉冲异步时序逻辑电路第2页/共53页二、输入信号的形式与约束形式:输入信号为脉冲信号 约束:1 输入脉冲的宽度必须保证触发器可靠翻转；2 输入脉冲的间隔必须保证前一个脉冲引起的电路响应 完全结束后,后一个脉冲才能到来；3 不允许两个或两个以上输入端同时出现脉冲。(why?)脉冲异步时序逻辑电路理由理由：因为客

3、观上两个或两个以上脉冲是不可能准确地：因为客观上两个或两个以上脉冲是不可能准确地“同同时时”的，在没有时钟脉冲同步的情况下，由不可预知的时间的，在没有时钟脉冲同步的情况下，由不可预知的时间延迟造成的微小时差，可能导致电路产生错误的状态转移延迟造成的微小时差，可能导致电路产生错误的状态转移.第3页/共53页 注意！由于不允许两个或两个以上输入端同时出现脉冲，加之输入端无脉冲出现时，电路状态不会发生变化。因此，对n个输入端的电路，其一位输入只允许出现n+1种取值组合，其中有效输入种取值组合为n种。即只需考虑各自单独出现脉冲的n种情况，而不像同步时序逻辑电路中那样需要考虑2n种情况。例如，假定电路有

4、x1、x2和x3共3个输入，并用取值1表示有脉冲出现，则一位输入允许的输入取值组合只有000、001、010、100共4种，其中有效输入取值组合只有后3种情况。脉冲异步时序逻辑电路第4页/共53页三、输出信号的形式脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以是电平信号.若电路结构为Mealy型，则输出为脉冲信号（why？）若电路结构为Moore型，则输出是电平信号（why？）脉冲异步时序逻辑电路因为输出不仅是状态变量的函数，而且是输入的函因为输出不仅是状态变量的函数，而且是输入的函数，所以，输出一定是脉冲信号。数，所以，输出一定是脉冲信号。因为输出仅仅是状态变量的函数，所以，输出值被定因

5、为输出仅仅是状态变量的函数，所以，输出值被定义在两个间隔不定的输入脉冲之间，即由两个输入脉义在两个间隔不定的输入脉冲之间，即由两个输入脉冲之间的状态决定。冲之间的状态决定。第5页/共53页一、分析方法与步骤 1分析方法 脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。分析过程中同样采用状态表、状态图、时间图等作为工具。注意两点：（1）当存储元件采用时钟控制触发器时，对触发器的时钟控制端应作为激励函数处理。分析时应特别注意触发器时钟端何时有脉冲作用，仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。（2）由于不允许两个或两个以上输入端同时出现脉冲，加之输

6、入端无脉冲出现时，电路状态不会发生变化。因此，分析时可以排除这些情况，从而使分析过程和使用的图、表得以简化。脉冲异步时序逻辑电路的分析第6页/共53页 2分析步骤(1)写出电路的输出函数和激励函数表达式；(2)列出电路次态真值表或次态方程组；(3)作出状态表和状态图；(4)用文字描述电路的逻辑功能（必要时画出时间图）。脉冲异步时序逻辑电路的分析第7页/共53页二、分析举例例1 分析图6.2所示脉冲异步时序逻辑电路，指出该电路功能。脉冲异步时序逻辑电路的分析解解该电路由两个该电路由两个J-KJ-K触发器和触发器和一个与门组成，有一个输入端一个与门组成，有一个输入端x x和一个输出端和一个输出端Z

7、 Z，输出是输入，输出是输入和状态的函数，属于和状态的函数，属于MealyMealy型型脉冲异步时序电路。脉冲异步时序电路。（1 1）写出输出函数和激励）写出输出函数和激励函数表达式函数表达式 Z=xyZ=xy2 2y y1 1JJ2 2=K=K2 2=1=1C C2 2=y=y11J J1 1=K=K1 1=1=1C C1 1=x=x第8页/共53页（2）列出电路次态真值表 根据激励函数表达式和JK触发其功能表可列出该电路的次态真值表如表6.1所示。脉冲异步时序逻辑电路的分析其次，由于其次，由于J-KJ-K触发器的状态转移发生在时钟端脉冲负跳变的瞬触发器的状态转移发生在时钟端脉冲负跳变的瞬间

8、，间，为了强调在触发器时钟端为了强调在触发器时钟端 C1C1、C2C2何时何时有负跳变产生，在有负跳变产生，在次态真值表中用次态真值表中用“”表示。表示。仅当时钟端有仅当时钟端有“”出现时，相应出现时，相应触发器状态才能发生变化，否则状态不变。触发器状态才能发生变化，否则状态不变。表中，表中，x x为为1 1表示输表示输入端有脉冲出现入端有脉冲出现，考虑到输入端无脉考虑到输入端无脉冲出现时电路状态冲出现时电路状态不变，故省略了不变，故省略了x x为为0 0的情况。的情况。第9页/共53页（3）作出状态表和状态图 根据表6.1所示次态真值表和输出函数表达式，可作出该电路的状态表如表6.2所示，状

9、态图如图6.3所示。脉冲异步时序逻辑电路的分析第10页/共53页（4）画出时间图并说明电路逻辑功能 为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图分析出该电路的时间图如图6.4所示由状态图和时间图可知，该电路是一个模4加1计数器，当收到第四个输入脉冲时，电路产生一个进位输出脉冲。x第11页/共53页例2 分析图6.5所示脉冲异步时序逻辑电路。脉冲异步时序逻辑电路的分析解解 该电路的存储电路部分由两个与非门构成的基本该电路的存储电路部分由两个与非门构成的基本R-SR-S触发器触发器组成。电路有三个输入端组成。电路有三个输入端x x1 1、x x2 2和和x x3

10、3，一个输出端，一个输出端Z Z，输出，输出Z Z是是状态变量的函数，属于状态变量的函数，属于MooreMoore型。型。(1)(1)写出输出函数和激励函写出输出函数和激励函数表达式数表达式第12页/共53页(2)列出电路次态真值表脉冲异步时序逻辑电路的分析 根据激励函数表达式根据激励函数表达式R-SR-S触发器的功能表，可触发器的功能表，可列出电路的次态真值表列出电路的次态真值表如表如表6.36.3所示所示第13页/共53页(3)作出状态表和状态图 根据表6.3和电路输出函数表达式，可作出该电路的状态表如表6.4所示，状态图如图6.6所示。脉冲异步时序逻辑电路的分析第14页/共53页(4)画

11、出时间图并说明电路功能 假定输入端x1、x2、x3出现脉冲的顺序依次为x1-x2-x1-x3-x1-x2-x3-x1-x3-x2，根据状态表或状态图可作出时间图图6.7所示。图中，假定电路状态转换发生在输入脉冲作用结束时，因此，转换时刻与脉冲后沿对齐。由状态图和时间图可知，该电路当3个输入端按x1、x2、x3的顺序依次出现脉冲时，产生一个“1”输出信号，其他情况下输出为“0”。因此，该电路是一个“x1x2x3”序列检测器。脉冲异步时序逻辑电路的分析第15页/共53页一、方法与步骤 1方法 与同步时序逻辑电路设计大至相同。主要应注意两个问题：（1）由于不允许两个或两个以上输入端同时为1(用1表示

12、有脉冲出现)，设计时可以作如下处理：当有多个输入信号时，只需考虑多个输入信号中仅一个为1的情况，从而使问题的描述得以简化。在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况作为无关条件处理，从而有利于函数的简化。（2）当采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。设计时通过触发器的时钟端和输入端综合处理，可使函数进一步简化。基于这一思想，在设计脉冲异步时序逻辑电路时，对于4种常用时钟控制触发器，可采用如表6.5表6.8所示的激励表。脉冲异步时序逻辑电路的设计第16页/共53页从表6.5表6.8可知，当要求触发器状态保持不变时，有两种不同的处理方法：一是令CP为d

13、，输入端取相应值；二是令CP为0，输入端取任意值。例如，当要使D触发器维持0不变时，可令CP为d，D为0；也可令CP为0，D为d。显然，这将使激励函数的确定变得更加灵活，究竟选择哪种处理方法，应看怎样更有利于电路简化。一般选CP为0，输入任意，因为这样显得更清晰。脉冲异步时序逻辑电路的设计第17页/共53页2步骤 设计过程与同步时序电路相同，具体如下：脉冲异步时序逻辑电路的设计第18页/共53页二、举例 例1 用T触发器作为存储元件，设计一个异步模8加1计数器，该电路对输入端x出现的脉冲进行计数，当收到第八个脉冲时，输出端Z产生一个进位输出脉冲。解 由题意可知，该电路模型为Mealy型。由于该

14、电路的状态数目和状态转换关系均非常清楚，故可直接作出二进制状态图和状态表。脉冲异步时序逻辑电路的设计Why?第19页/共53页（1）作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示，根据题意可作出二进制状态图如图6.8所示，二进制状态表如表6.9所示。脉冲异步时序逻辑电路的设计y2y1y0第20页/共53页（2）确定激励函数和输出函数 假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现)，T端为1。脉冲异步时序逻辑电路的设计根据表根据表6.96.9所示所示状态表，可得状态表，可得到到x x为为1 1时的激

15、时的激励函数和输出励函数和输出函数真值表如函数真值表如表表6.106.10所示。所示。第21页/共53页根据表6.10，并考虑到x为0(无脉冲输入)时，电路状态不变，可令各触发器时钟端为0，输入端T随意。从而得到简化后的激励函数和输出函数表达式如下：C2=xy1y0；T2=1 C1=xy0；T1=1 C0=x；T0=1 Z=xy2y1y0脉冲异步时序逻辑电路的设计第22页/共53页（3）画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路图如图6.9所示。C C2 2=xy=xy1 1y y0 0；T T2 2=1=1CC1 1=xy=xy0 0；T T1 1=1=1CC

16、00=x=x；T T0 0=1=1Z=xyZ=xy2 2y y1 1y y0 0脉冲异步时序逻辑电路的设计第23页/共53页例2 用D触发器作为存储元件，设计一个“x1x2x2”序列检测器。该电路有两个输入x1和x2，一个输出Z。仅当x1输入一个脉冲后，x2连续输入两个脉冲时，输出端Z由0变为1，该1信号一直维持到输入端x1或x2再出现脉冲时才由1变为0。其输入、输出时间图如图6.10所示。脉冲异步时序逻辑电路的设计解解由题意可知，该序由题意可知，该序列检测器为列检测器为MooreMoore型脉型脉冲异步时序电路。冲异步时序电路。Why?第24页/共53页(1)作出原始状态图和原始状态表 设初

17、始状态为A，并假定用x1表示x1端有脉冲输入，x2表示x2端有脉冲输入。根据题意可作出原始状态图如图6.11所示，原始状态表如表6.11所示。脉冲异步时序逻辑电路的设计第25页/共53页(2)状态化简 用隐含表法检查表6.11所示状态表，可知该状态表中的状态均不等效，即已为最简状态表。亦可用观察法，具体如下：AB AC AD BC CD 脉冲异步时序逻辑电路的设计第26页/共53页(3)状态编码 由于最简状态表中有4个状态，故需用两位二进制代码表示。设状态变量用y2、y1表示，根据相邻编码法的原则，可采用表6.12所示编码方案。并由表6.11、表6.12得到二进制状态表如表6.13所示脉冲异步

18、时序逻辑电路的设计第27页/共53页(4)确定输出函数和激励函数 假定次态与现态相同时，令时钟端取值为0，D端取值随意；次态与现态不同时，令D端取值与次态相同，时钟端取值为1(有脉冲出现)。脉冲异步时序逻辑电路的设计根据表根据表6.136.13所示状所示状态表，可得到激励函数态表，可得到激励函数和输出函数真值表如表和输出函数真值表如表6.146.14所示。所示。第28页/共53页令输入端无脉冲出现时，各触发器时钟端为0，输入端取任意值“d”，并将两个输入端同时为1(不允许)作为无关条件处理，可得到激励函数和输出函数卡诺图如图6.12所示。脉冲异步时序逻辑电路的设计用卡诺图化简后用卡诺图化简后的

19、激励函数和输的激励函数和输出函数如下：出函数如下：第29页/共53页(5)画出逻辑电路图脉冲异步时序逻辑电路的设计n n根据激励函数和输根据激励函数和输出函数表达式，可画出函数表达式，可画出该序列检测器的逻出该序列检测器的逻辑电路图如图辑电路图如图6.136.13所所示。示。第30页/共53页脉冲异步时序电路和同步时序电路有两个共同的特点：电路状态的转换是在脉冲作用下实现的。在同步时序电路中，电路的状态转换受统一的时钟脉冲控制；脉冲异步时序电路中没有统一的时钟脉冲，因此，规定输入信号为脉冲信号，即控制电路状态转换的脉冲由电路输入端直接提供。电路对过去输入信号的记忆是由触发器实现的。在同步时序电

20、路中采用带时钟控制端的触发器；而在脉冲异步时序电路中既可用带时钟控制端的触发器，也可用非时钟控制触发器。事实上，而电路中的触发器，则不管是哪种类型，都是由逻辑门加反馈回路构成的。将上述两个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路电平异步时序逻辑电路。电平异步时序逻辑电路第31页/共53页 一、结构特点 电平异步时序逻辑电路的记忆功能是由反馈回路中的延迟元件实现的。一般不用专门插入延迟元件，而是利用电路本身固有的分布延迟在反馈回路中的“集总”。1结构框图 一般结构模型如图6.14所示。x1,x2,xn为外部输入信号；Z1，Z2，Zm为外部输出信号；Y1，Y2，Yr为激励状态；y1

21、,y2,yr为二次状态；t1,t2,tr为反馈回路中的时间延迟。图6.14电平异步时序逻辑电路的结构模型电平异步时序逻辑电路的概述第32页/共53页2组成电平异步时序逻辑电路可由逻辑门加反馈组成。例如，一个用“或非”门构成的R-S触发器，其结构如下图所示。3 3逻辑方程逻辑方程 电路可用以下逻辑方程组描述：电路可用以下逻辑方程组描述：Z Zi i=f=fi i(x(x1 1,x,xn n,y,y1 1,y,yr r)i=1,)i=1,m,m Y Yj j=g=gj j(x(x1 1,x,xn n,y,y1 1,y,yr r)j=1,)j=1,r,r y yj j(t+(t+t tj j)=Y)

22、=Yj j(t)(t)电平异步时序逻辑电路的概述第33页/共53页4.电平异步时序逻辑电路的特点（1）电路输出和状态的改变是由输入电位的变化直接引起的。由于电平异步时序逻辑电路可以及时地对输入信号的变化作出响应，所以工作速度较高。（2）电路的二次状态和激励状态仅仅相差一个时间延迟。y是激励状态Y经过延迟t后的“重现”，因此，y被命名为二次状态。当输入信号不变时，激励状态与二次状态相同，即y=Y，此时电路处于稳定状态。电平异步时序逻辑电路的概述第34页/共53页（3）输入信号的一次变化可能引起二次状态的多次变化。电路处在稳定状态下输入信号发生变化后，若新的激励状态Y的值与二次状态y的值不同，则变

23、化后的Y经过t的延迟后形成新的二次状态y反馈到组合电路输入端，这个新的二次状态y又会引起输出Z和激励状态Y的变化，这是一个循环过程，该过程将一直进行到激励状态Y等于二次状态y，使电路进入一个新的稳定状态为止。这一现象，是电平异步时序电路的一个重要特征。（4）电路在状态转换过程中存在稳定状态和非稳定状态。稳定状态:Y=y。若激励状态Y的值与二次状态y的值相同，则电路处于稳定状态；非稳定状态：Yy。若激励状态Y的值与二次状态y的值不同，则电路处于非稳定状态电平异步时序逻辑电路的概述第35页/共53页5.输入信号的约束 电平异步时序电路对输入信号有如下两条约束。（1）不允许两个或两个以上输入信号同时

24、发生变化。因为客观上不可能有准确的“同时”，而微小的时差都可能使最终到达的状态不确定。（2）输入信号变化引起的电路响应必须完全结束后，才允许输入信号再次变化。换句话说，必须使电路进入稳定状态后，才允许输入信号发生变化。以上两条是使电平异步时序电路能可靠工作的基本条件，通常将满足上述条件的工作方式称为基本工作方式，将按基本工作方式工作的电平异步时序逻辑电路称为基本型电路。电平异步时序逻辑电路的概述第36页/共53页二、电平异步时序逻辑电路的描述 1用逻辑方程描述 电平异步时序电路可用一组逻辑方程描述。即，Zi=fi(x,y)Yj=gj(x,y)2.流程表 流程表是一种以卡洛图的格式反映电路输出信

25、号、激励状态与电路输入信号、二次状态之间关系的一种表格。其一般格式如表6.15和表6.16所示。电平异步时序逻辑电路的概述第37页/共53页构造流程表时，应注意两点：为了能够明显地区分电路的稳态和非稳态，将表中与二次状态相同的激励状态加上圆圈，以表示电路处于稳态，否则处于非稳态。为了体现不允许两个或两个以上输入信号同时变化的约束，将一位输入的各种取值按代码相邻的关系排列(与卡诺图相同)，以表示输入信号只能在相邻位置上发生变化。例如，用或非门构成的基本R-S触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于Moore型电平异步时序逻辑电路的特例。其激励方程为Y=S+Ry.根据激励

26、方程和约束条件RS=0，可作出相应流程表如表6.17所示。电平异步时序逻辑电路的概述第38页/共53页3总态图 由于电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一种输入信号作用下，可能有一个稳态也可能有多个稳态，因此，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图之外，引入了总态和总态图的概念。总态：是指电路输入和二次状态的组合，记作(x,y)。在流程表中，代表某个二次状态的一行和代表某种输入取值的一列的交叉点对应一个总态。总态图：是反映稳定总态之间转移关系及相应输出的一种有向图。图6.15表6.17的总态图电平异步时序逻辑电路的概述第39页/共53页

27、 一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。例如，上述用或非门构成的基本R-S触发器流程表对应的总态图如图6.15所示。电平异步时序逻辑电路的概述当输入信号作相邻变化不引起电路状态变化时，在表内总态只作水平方向的移动。当输入信号作相邻变化引起电路状态变化时，总态先作水平移动，进入非稳定总态，然后再作垂直方向的移动，直至进入稳定总态。第40页/共53页一、分析的一般步骤 一般步骤如下：（1）根据逻辑电路图写出输出函数和激励函数表达式；（2）作出流程表；（3）作出总态图或时间图；（4）说明电路

28、逻辑功能。二、举例例 分析图6.16所示电平异步时序逻辑电路。图6.16逻辑电路图电平异步时序逻辑电路的分析解解 该电路有两个外部输入该电路有两个外部输入x x1 1、x x2 2；两条；两条反馈回路，对应的激励状态为反馈回路，对应的激励状态为Y Y1 1、Y Y2 2,二二次状态为次状态为y y1 1、y y2 2；一个外部输出；一个外部输出Z Z。输出。输出与输入没有直接关系，仅仅是状态的函与输入没有直接关系，仅仅是状态的函数，所以，该电路为数，所以，该电路为MooreMoore模型。模型。第41页/共53页（1）写出输出函数和激励函数表达式 Z=y2y1 Y2=x2x1y2+x2x1y1

29、 Y1=x2y1+x1（2）作出流程表 根据激励函数和输出函数表达式，可作出流程表如表6.18所示。表6.18流程表电平异步时序逻辑电路的分析第42页/共53页（3）作出总态图 根据流程表上稳定总态之间的关系，可作出图6.17所示总态图。图6.17总态图电平异步时序逻辑电路的分析（4）说明电路功能从总态图可以看出，仅当电路收到输入序列“001011”时，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个“001011”序列检测器。第43页/共53页一、竞争现象 电平异步时序逻辑电路是利用各反馈回路的时间延迟实现记忆功能的。前面对电路进行分析时，没有对各反馈回路之间时间延迟的长

30、短进行讨论，也就是说，是在假定各回路之间延迟时间相同的情况下对电路的工作过程进行分析的。事实上，各反馈回路的延迟时间往往各不相同。当电路中存在多条反馈回路，而各回路之间的延时又互不相同时，则可能由于输入信号的变化在反馈回路之间引起竞争。所谓竞争，是指当输入信号变化引起电路中两个或两个以上状态变量发生变化时，由于各反馈回路延迟时间的不同，使状态变量的变化有先有后而导致不同状态响应过程的现象。反馈回路之间的竞争第44页/共53页二、竞争的分类 1.竞争的两种类型 根据竞争对电路状态转移产生的影响，可将竞争分为非临界竞争和临界竞争两种类型。非临界竞争：若竞争的各种可能最终都能到达预定的稳态，则称为非

31、临界竞争。临界竞争：若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则称为临界竞争。反馈回路之间的竞争第45页/共53页2实例分析 例如，图6.19所示为某电平异步时序电路的结构框图，描述该电路的流程表如表6.19所示。图6.19某电平异步时序电路框图反馈回路之间的竞争第46页/共53页从表6.19可以看出，当电路处于稳定总态(00，00)、输入x2x1由0010时，电路应经过非稳定总态(10，00)到达稳定总态(10，11)，由于此次输入变化引起激励状态Y2Y1从0011，即两个状态变量均发生变化，所以，当电路中两条反馈回路的延迟时间t1和t2不相等时，电路中将产生竞争。此外，当电

32、路处于稳定总态(10，11)、输入x2x1由1000时，由于激励状态Y2Y1从1100，所以，电路同样可能发生竞争。下面，按照两条反馈回路延迟时间t1和t2的大小关系，对上述两处输入信号变化引起的状态响应过程进行分析，讨论所存在的竞争各属于何种类型。反馈回路之间的竞争第47页/共53页（1）当电路处于稳定总态(00，00)、输入x2x1由0010时，其状态响应过程如下。反馈回路之间的竞争第48页/共53页结论如下：t2=t1：二次状态y2、y1将同时响应激励状态Y2、Y1的变化，即y2y1由0011，总态变化过程为(00，00)(10，00)(10，11)，即到达预定的稳定总态(10，11)。

33、t2t1：二次状态y2对激励状态Y2的响应落后于y1对Y1的响应，即y2y1将由0001，总态变化过程为(00，00)(10，00)(10，01)，由于(10，01)是稳定总态，故电路停留在该稳态，即电路到达了一个非期望的稳定总态(10，01)。由此可见，此次输入信号变化，使电路最终到达的稳定状态随电路反馈回路中延迟时间的不同而不同，即状态转移不可预测，所以，本次竞争为临界竞争。反馈回路之间的竞争第49页/共53页（2）当电路处于稳定总态(10，11)、输入x2x1由1000时，其状态响应过程如下。反馈回路之间的竞争第50页/共53页结论如下：t2=t1：二次状态y2、y1将同时响应激励状态Y

34、2、Y1的变化，即y2y1由1100，总态变化过程为(10，11)(00，11)(00，00)，到达预定的稳定总态(00，00)。t2t1：二次状态y2对激励状态Y2的响应落后于y1对Y1的响应，总态变化过程为(10，11)(00，11)(00，10)(00，00)，到达预定的稳定总态(00，00)。由此可见，无论反馈回路中延迟时间的大小如何，此次输入信号变化引起的竞争最终都能到达预定稳态，所以，本次竞争属于非临界竞争。反馈回路之间的竞争第51页/共53页用流程表检查电路竞争的一般法则：当从某一稳态出发，输入信号发生允许变化、引起两个或两个以上激励状态同时发生变化时，由于反馈回路之间延迟时间的不同会使电路产生竞争。若输入信号变化所到达的列只有一个稳态，则该竞争属于非临界竞争；若输入信号变化所到达的列有两个或两个以上稳态，则该竞争属于临界竞争。显然，非临界竞争的存在不会影响电路的正确工作，但临界竞争的存在却将导致电路状态转换的不可预测。反馈回路之间的竞争第52页/共53页感谢您的观看！第53页/共53页