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1、倒装工艺FC和扇出工艺FOWLP第一局部2.1引言在本章中，将倒装芯片定义为1-4,该芯片连接到基板的焊盘或具有各种 互连材料（例如，Sn-Pb, Cu, Au, Ag, Ni, In和各向同性的另一个芯片） 的芯片或各向异性导电粘合剂）和方法（例如，回流焊和热压键合（TCB）, 只要芯片外表（有效区域或I/O侧）面向基板或另一个芯片，如图2.1所不OChipChipMetal PadSubstrate or ChipSolder or Cu-Pillar bumps on the active surface of the ChipUnderfillCeramic9 Silicon, or
2、Organic SubstrateSilicon Flip ChipSolder JointTCE of Ceramic = 5-6x10/; TCE of Organic = 15-18x10/ TCE of Silicon = 2.5x10/Fig2.1 a. Definition of flip chip assembly b. flip chip assembly on various substratesflip芯片技术是IBM在1960年代初引入其固态逻辑技术的，该技术成为IBM System / 360计算机产品线的逻辑基础5。图2.2a显示了带有三个终端晶体管的第一个IBM F
3、ip芯片，它们是嵌入在晶体管的三个I / O焊盘上的Sn-Pb焊料凸块中的Ni/ Au镀Cu球。Cr-Cu-Au附着/种子层沉积在SiBuild-up Package Substrate with CoroBuild-up Package Substrate with CoroCoreless Build-up Package SubstrateMicro ViaCoolestFig 2.12 (Top) Flip chip on conventional build up package substrate. (Bottom) Flip chip on coreless substrate2
4、.3.4 Bump-on-Lead (BOL)BOL由STATSChipPAC85-89首次提出,并由高通90和其他公司90-93使用。图 2.13a中显示了传统的捕获式焊盘(BOC)或简单的焊盘上(BOP)倒装芯片有机基板 布局。可以看出，倒装芯片焊盘在阻焊层(SR)定义的配置中的面积为210-um的面 阵间距上，在凸点焊盘之间有一个信号逸出，导致有效的逸出间距为105klm。BOL方 法如图2.13b所示。在这里，基板上的焊盘只是走线(引线)本身，或者走线的略宽 版本，这会释放足够的布线空间，以允许在凸块之间布线额外的走线，从而导致有效 的逃逸间距为7 |jm,无需更改基板的设计规那么(迹
5、线宽度和间距)。改进的BOL结 构如图2.13c所示。可以被看见凸点焊盘没有任何阻焊层，即开孔SR90。参考文献 中使用的测试车，BOL上的Cu柱。90在图2.13d和e中示出。可以看出，凸点间 距在180 到凸点间距20 |jm之间的两条走线可以轻松布线。图2.14的上部显示 了垂直于BOL和纵向BOL的典型横截面。图2.14中部显示了一个3D幻灯片有限元 模型，其中显示了 BOL, BOC (或BOP)和焊点。BOL焊点的蠕变应变轮廓显示在图 2.14的下部93,它太小而在大多数情况下都不会弓I起焊点可靠性问题Improved BOL with CvUr FC dSOum-pitchknp
6、covtd BOL with Cu孑ir FC 200Mmf 棺ch)180200Fig 2.13 Bump-on-lead(BOL) a conventional BOP b. New BOL c. Improved BOL d. Improved BOL with Cu Pillar FC(180um pitch) e. Improved BL with FC2.3.5 Embedded Trace Substrate (ETS)ETS是具有细线宽/间距的无芯基板之一，将顶部金属走线图案嵌入到半固化片层中 94-98o ETS的处理流程如图2.15a所示。它从带有可移动铜箔的载板开始。其次
7、是 使用典型的电解铜电镀方法形成第一层铜图案。然后，将预浸料层压在铜图案上。随 后进行激光通孔钻孔，化学镀铜，干膜层压，曝光和显影，第二层铜图案电镀，剥离 和微蚀刻。一旦所有的铜图案层均已完成，将移除载板。由于铜箔连接到第一个铜图 案，因此在SR涂层之前必须进行微蚀刻。SR开封过程之后，可通过金属外表处理 (例如有机可焊性防腐剂(OSPs)完成。图2.15b显示了 SPIL97在ETS组件上的Cu柱倒装芯片的横截面。目前使用的ETS的大多数线宽/间距为15/15 nmo但是， Simmtech正在生产13/13 |im的线宽/间距98。Perpendicular to BOLCHIPSolde
8、rLoadLongitudinal to BOLCreep strain contour in the BOL solder jointFig. 2.14 Images of the perpendicular to BOL and longitudinal to BOL Finite element models and creep strain contours in the BOL solder joint(a)CHIPSolderCu-PillarEmbedded TracesSolder BallPrepreg Remove OFMicro- etchingSR & OSPSolde
9、r MaskFig 2.15 a Process flow for fabricating the ETS b. Flip chip with C2 bump package芯片上的Al-Si接触垫和焊料凸点之间。图2.2b显示了在陶瓷基板上的第一个IBM倒装芯片组件（三个芯片）。W a IBM * hnt 0dmv immMdb IRMb femaMCiaHy 0 ciiepKi plating method fw C4 bumpsHr. 23 Sl-M image of C4 bumps2.2.2 C2 （Cu Pillar with Solder Cap） Bumps由于引脚数更高且间距
10、更紧密（焊盘之间的间距更小），因此可能会使相邻的焊料C4 凸点短路。导线互连26和带有焊帽27、28的铜柱可以是一种解决方案。如图2.6的 步骤5所示，除了电镀铜代替焊料外，制造工艺与C4凸块基本相同。接下来是电镀 焊料盖，然后向焊料中倒入助焊剂（图2.7a显示了带有焊料的铜柱。图2.7b显示了 非常高的铜柱，没有焊锡帽。由于与C4凸块相比焊料体积非常小，因此外表张力不 足以执行Cu柱与焊料盖凸块的自对准，因此有时将其称为C2 （芯片连接）凸块。除 了能够处理更细的间距外，C2凸块还提供了比C4凸块更好的热和电性能。这是因为 铜（400和0.0172）的热导率（W / m K）和电阻率（|jQ
11、m）优于表2.1所示的焊料 （55-60 和 0.12-0.14） oPaspad、Solder(1) Redef. Passivation (3) Spin Resist(7) Etch Cu/Ti Solder(5) ECD Cu. Solder(2) Sputter Ti/Cu(4) Patterning() Strip ResistCu(8) Flux. ReflowSolderPassivationMg. 2.6 Wafer bumping by ECD or ckxroplating method for C2 bumpsHr. 2.7 Si-M image of C2 bump、
12、with solder cap. b SI：M image of (2 bumps without solder capTable 2d C4 bumps versus C2 bumpsbumpStructureMajor materialThcrniH comluctivity (W/m K)Electricalresistivity (|d2m)Pad pitchSclfalignmcniC2 humpCu4U)0.0172SmallerSmallerC4Soklcr55-6()largerlarger2.3 Flip Chip Package Substrates在过去的几年中，通过增加
13、堆焊层的数量，在堆焊层的顶部制造薄膜层的方 式，为提高/提高传统的低本钱堆焊有机封装基板的能力做出了巨大的努力。 上层，缩小金属线的宽度和间距的尺寸，减小焊盘的尺寸和间距，消除铁芯, 制作BOL,并层压ETS。对于硅衬底，第一个是TSV中介层，而未来的趋势 是无TSV中介层，这将在第10章中讨论。陶瓷基板29-34将不在本书中讨 论。2.3.1 Surface Laminar Circuit （SLC）Technology大约25年前，日本Yasu的IBM在日本创造了 SLC技术，图2.835-38, 该技术构成了当今非常流行的低本钱有机封装基板的基础，其堆积层通过 微孔垂直连接39- 59支
14、持ip芯片。SLC技术有两个局部：一个是核心基 板，另一个是用于信号布线的SLC。芯基板由普通的玻璃环氧板制成。但是， SLC层依次由光敏环氧树脂制成的介电层和镀铜的导体平面构成（半添加技 术）。通常，具有十二层例如，两个芯层和十个堆积层（5-2-5）以及10kim的线宽和间隔的封装衬底足以支撑大多数芯片。Line3 Build-up Lyr X Build-up LayerI- Build-up LiytrSLCSubstrate CoreHr. 241 IBMs SLC for flip chip organic buiki up package subtniic2.3.2 Integra
15、ted Thin-FilmHigh-Density Organic Package （i-THOP）2013年，Shinko建议在封装基板的堆积层之上制造薄膜层。图2.9显示了 Shinko用 于高性能应用的i-THOP基板60, 61。这是4+ （2-2-3）测试车，这意味着有两层 金属芯，底部（PCB）侧有三层堆积金属层，顶部有两层堆积金属层（芯片）侧），第 一个数字“4”表示在顶部堆积层的外表上有四个薄膜铜布线（RDL）。薄膜CuRDL的 厚度，线宽和间距可小至2 |jm。薄膜CuRDL通过10|jm的孔垂直连接，如图2.9所 示。外表铜垫间距为40um,铜垫直径为25 nm,高度为10
16、-12 i-THOP基板 通过了翘曲和可靠性测试，没有观察到通孔分层60。2014年，Shinko展示了 61个 超细间距芯片可以成功地组装在i-THOP基板上。图2.10示意性地显示了两层薄膜的 横向连通情况，这是通过两层薄膜层的2klm线宽/间距RDL来实现的，这两层薄膜层 构建在1-2-2积层有机基板的顶部，即2+ （l-2-2）o图2.11显示了测试芯片的40 口m节距的微型凸块（Cu柱+ Ni + SnAg）和40|jm节距的倒装芯片键合焊盘（直径 25 nm） o具有优化条件的倒装芯片组件横截面的典型图像如图2.11所示。可以看出， 在组装的所有区域都确认了良好的焊点61。 Bui
17、ld-ui layerswin2pm Nne width?Bpclng10pm stack via 11.8pm thick pad 25pm (cHa J Cu pad 2pm line width 1.9pm spacing 2pm thick CuFig.2.9 Shinkos i-THOP: a flip chip package substrate with thin film layer on the top of the buildup layerChip4ohlp lateral Interconnection through 2pm width traces40pm-pitc
18、h Pads Thin FilmChipChipCbtpConventional Bulkl-up Substrate (1-2-2)rs FC Pad)Fig.2.10 Shinkos i-THOP for a vehicle: Two thin film layer are built on the top of the package subtrateCu*pelter Fig.2.11 C2 microbumps at 40um pitch. 40um pitch flip chip bonding pads, 25um cu line on the i- THOP substrate
19、 . good solder joints from optimization condition2.3.3 Coreless Substrate无芯基板是富士通62在2006年首次提出的。图2.12显示了具有堆积层的传统有机 封装基板和无芯有机封装基板的比拟。可以看出，最大的区别是无芯封装基板中没有 芯,无芯封装基板的所有层都是堆积层62-84。无芯封装基板的优点是62-84 ：（a） 由于消除了芯，无芯基板的本钱较低；（b）通过消除芯，可以实现更高的布线能 力；（c）由于良好的高速传输特性而具有更好的电气性能；（d）外形尺寸要小 得多。另一方面，缺点是62-84 ：（a）由于消除了磁芯，无芯基板的翘曲较大；（b） 容易出现层压板崩裂；（c）由于基板刚性较低，导致焊点良率差；（d）必须建立新 的制造基础设施。2010年，索尼为其PlayStations的单元处理器制造了第一个无核 封装基板74。尽管无芯基板具有许多优点，但由于翘曲控制问题，它们并不受欢迎。 影响翘曲的关键因素之一是基板材料的热膨胀不匹配系数。因此，对此因素的适当控 制将有助于减少无芯基板的翘曲问题。影响翘曲的另一个因素是封装组件。因此，适 当的封装组件翘曲校正控制（在真空和压力下）将有助于改善无芯基板的翘曲问题。Mtn 4O|ifn01ch