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1、数电课程设计报告第一章 设计背景与要求设计要求其次章 系统概述2.1 设计思想与方案选择2.2 各功能块的组成2.3 工作原理第三章 单元电路设计与分析3.1 各单元电路的选择3.2 设计及工作原理分析第四章 电路的组构与调试4.1 遇到的主要问题4.2 现象记录及缘由分析4.3 解决措施及效果4.4 功能的测试方法，步骤，记录的数据第五章 完毕语5.1 对设计题目的结论性意见及进一步改进的意向说明5.2 总结设计的收获与体会附图电路总图及各个模块详图 参考文献第一章设计背景与要求一设计背景与要求在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是
2、一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合规律电路和时序电路。设计一个简易数字钟，具有整点报时和校时功能。（1） 以四位 LED 数码管显示时、分，时为二十四进制。（2） 时、分显示数字之间以小数点间隔，小数点以 1Hz 频率、50%占空比的亮、灭规律表示秒计时。（3） 整点报时承受蜂鸣器实现。每当整点前掌握蜂鸣器以低频鸣响 4 次， 响 1s、停 1s，直到整点前一秒以高频响 1s，整点时完毕。（4） 才用两个按键分别掌握“校时”或“校分”。按下校时键时，
3、是显示值以 023 循环变化；按下“校分”键时，分显示值以059 循环变化，但时显示值不能变化。二设计要求电子技术是一门实践性很强的课程，加强工程训练，特别是技能的培育，对于培育学生的素养和力量具有格外重要的作用在。电子信息类本科教学中课，程设计是一个重要的实践环节，它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容。通过本次简易数字钟的设计初，步把握电子线路的设计组、装及调试方法。即根 据设计要求，查阅文献资料，收集、分析类似电路的性能并，通过组装调试等实践活动， 使电路到达性能要求。其次章系统概述2.1 设计思想与方案选择方案一 ，利用数字电路中学习的六十进制和二十四进制计数
4、器和三八译码器来实现数字中的时间显示。方案二，利用 AT89S51 单片机和 74HC573 八位锁存器以及利用 C 语言对AT89S51 进展编程来实现数字钟的时间显示。由于方案一通过数电的学习我们都比较生疏，而方案二比较简单，涉及到比较多我们没学过的内容，所以选择方案一来实施。简易数字钟电路主体局部是三个计数器，秒、分计数器承受六十进制计数器，而时计数器承受二十四进制计数器，其中分、时计数器的计数脉冲由校正按键掌握选择秒、分计数器的溢出信号或校正 10Hz 计数信号。计数器的输出通过七段译码后显示，同时通过数值推断电路掌握蜂鸣器报时。2.2 各功能块的组成分频模块，60 进制计数器模块，2
5、4 进制计数器模块，4 位显示译码模块， 正点报时电路模块，脉冲按键消抖动处理模块2.3 工作原理一简易数字钟的根本工作原理是对 1Hz 标准频率秒脉冲进展计数。当秒脉冲个数累计满 60 后产生一个分计数脉冲，而分计数脉冲累计满 60 后产生一个时计数脉冲，电路主要由 3 个计数器构成，秒计数和分计数为六十进制，时计数为二十四进制。将 FPGA 开发装置上的基准时钟 OSC 作为输入信号通过设计好的分频器分成 1Hz10MHz8 个 10 倍频脉冲信号。1Hz 的脉冲作为秒计数器的输入，这样实现了一个根本的计时装置。通过 4 位显示译码模块，可以显示出时间。时间的显示范围为 00 时 00 分
6、23 时 59 分。二当需要调整时间时，可使用数字钟的时校正和分校正进展调整，数字钟中时、分计数器都有两个计数脉冲信号源，正常工作状态时分别为时脉冲和分脉冲；校正状态时都为 510Hz 的校正脉冲。这两种状态的切换由脉冲按键掌握选择器的 S 端来实现。为了更准确的设定时间，需要对脉冲按键进消抖动处理。三电路在整点前 10 秒钟内开头掌握蜂鸣器报时，可承受数字比较器或规律门推断分、秒计数器的状态码值，以不同频率的脉冲掌握蜂鸣器的鸣响。第三章单元电路设计与分析3.1 各单元电路的选择1分频模块，设计一个 8 级倍率为 10 的分频电路，输出频率分别为 1Hz 、 10Hz、100 Hz、1k Hz
7、、10k Hz、100k Hz、1 MHz、10MHz8 组占空比为 50%的脉冲信号。260 进制计数器模块，承受两片 74161 级联。324 进制计数器模块，承受两片 74161 级联。44 位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8 线译码器构成一个 4 位 LED 数码显示动态扫描掌握电路。其中 4 位计数器用74161，数据选择器用 74153，七段显示译码器局部承受 AHDL 硬件描述语言设计。（5） 正点报时电路模块，该模块承受与门和数据选择器 74153 构成（6） 脉冲按键消抖动处理模块，承受D 触发器实现消抖动，从而能够比较准确地设定时间。3.2
8、设计及工作原理分析(1)分频模块要输出 8 级频率差为 10 倍的分频电路，可承受十进制计数器级联实现。集成十进制计数器的类型很多，比较常用的有 74160、74162、74190、74192 和 7490 等。这里承受 7490 来实现分频，7490 是二-五-十进制加计数器，片上有一个二进制计数器和一个异步五进制计数器。QA 是二进制加计数器的输出，QB、QC、QD 是五进制加计数器的输出， 位序从告到低依次为 D，C，B。该分频器一共用到 7 片 7490，初始信号输入到第一片 7490 的 CLKB 端口，QD 输出端连接到 CLKA 端，作为输入，从 QA 引出 1MHz 的 out
9、put 端口，并引线到其次片 7490 的 CLKB 端口，依此类推，直到第七片 7490 连接完成如附图所示。每片 7490 相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数，从而实现分频。分频模块图如下图分频模块内部构造图如以下图所示OUTPUT10MHzoscINPUTVCC7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT1MHzinstCOUNTER7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT100KHzinst2 COUNTER7490SET9A SET9BQACLRAQBCLR
10、BQCCLKAQD CLKBOUTPUT10KHzinst3 COUNTER7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT1KHzinst4 COUNTER7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT100Hzinst5 COUNTER7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT10Hzinst6 COUNTER7490SET9ASET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT1Hzinst8 COUNTER(2) 60 进制计数
11、器模块承受两片 74161 级联，如图，下面一片 74161 做成十进制的，初始脉冲从CLK 输入，ENT 和都接高电平，而QD 与 QA 用作为与非门的两个输入， 与非门输出分别连接到自身的 LDN 端与上面一片 74161 的 CLK 端；上面一片74161 的 QC 和 QA 端作为与非门的两个输入通过输出连接到自身的 LDN,ENT 和 ENP 接高电平。下面一片实现从 0000 到 1001 即 09 十个状态码的计数，当下面一片为 1001 状态时，自身的 LDN 为低电平，此时 QD，QC，QB，QA 的状态恢复到 0000，即从 0 开头从计数，而上面一片 74161 的 CL
12、K 电平转变， 上面一片 74161 开头计数为 0001，实现从 0000到 0101 即 0 到 5 六个状态码的计数，当上面一片状态为0101 时，LDN 为低电平，此时计数器为0000。这样子通过两片 74161 就实现了一个六十进制计数器。以下图为六十进制计数器模块的示意图由六十进制计数模块构成的秒分计数如以下图，下面那块六十进制技术模块表示为妙，上面那块六十进制计数模块表示为分。当妙计数模块的状态为 0101 1001 时，向分计数模块进位， 即通过 74153M 的输入 C1，此时 74153M 输出接到分计数模块的输入端 ，通过 74153M 作为选择器，实现进位掌握。(3)
13、24 进制计数器模块承受两片 74161 级联，如图，下面一片 74161 做成十进制的，初始脉冲从CLK 输入，ENT 和都接高电平，而 QD 与 QA 用作为与非门的两个输入分别连接到自身的 LDN 端与上面一片 74161 的 CLK 端；上面一片74161 的 QB 非门的一个输入通过输出连接到自身的 LDN,ENT 和 ENP 接高电平，并且上面74161 的 QB 端和下面一块 74161 的 QC 端通过与非门输出接到两片 74161 的清零端 CLRN。下面一片实现从 0000 到 1001 即 09 十个状态码的计数，当下面一片为 1001 状态时，自身的 LDN 为低电平，
14、此时 QD，QC，QB，QA 的状态恢复到 0000，即从 0 开头从计数，而上面一片 74161 的 CLK 电平转变，上面一片 74161 开头计数为 0001，实现从 0000到 0010 即 0 到 2 三个状态码的计数， 当上面一片状态为 0010 即 2 时，下面一片状态为 0100 即 4 时，两块 74161 的CLRN 为低电平，此时两块 74161 的状态都为 0000，即实现了 23 时过后显示 00 时。这样子通过两片 74161 就实现了一个 24 进制计数器。以下图为 24 进制计数器模块示意图由二十四进制计数模块构成的时计数模块如图，下面那块六十进制技术模块表示为
15、分，上面那块 24 进制计数模块表示为时。当分计数模块的状态为 0101 1001 时，向时计数模块进位， 即通过 74153M 的输入 C1，此时74153M 输出接到时计数模块的输入端 ，通过 74153M 作为选择器，实现进位掌握。二十四进制计数模块构成的时计数模块(4) 4 位显示译码模块由分频器，计数器，数据选择器，七段显示译码，3-8 线译码器构成一个 4 位 LED数码显示动态扫描掌握电路。4 位计数器由 74161 构成。如以下图所示74161 构成的 4 位计数器数据选择器承受两片 74153 和一片 74153M两片 74153 实现连在一起实现对四个数字的选择，而一片 7
16、4153M 实现对小数点的选择。如以下图所示74153M 构成的数据选择器两片 74153 构成的数据选择器七段显示译码器局部承受 AHDL 硬件描述语言设计，语句如下： subdesignymq(data_in3.0:input; a,b,c,d,e,f,g:output;)begin tabledata_in3.0=a,b,c,d,e,f,g;b“0000“=1,1,1,1,1,1,0;b“0001“=0,1,1,0,0,0,0;b“0010“=1,1,0,1,1,0,1;b“0011“=1,1,1,1,0,0,1;b“0100“=0,1,1,0,0,1,1;b“0101“=1,0,1,1
17、,0,1,1;b“0110“=0,0,1,1,1,1,1;b“0111“=1,1,1,0,0,0,0;b“1000“=1,1,1,1,1,1,1;b“1001“=1,1,1,0,0,1,1;b“1010“=1,1,1,0,1,1,1;b“1011“=0,0,1,1,1,1,1;b“1100“=1,0,0,0,1,1,0;b“1101“=0,1,1,1,1,0,1;b“1110“=1,0,0,1,1,1,1;b“1111“=1,0,0,0,1,1,1;end table;end;整个四位显示译码模块如下图ABosc741611GNLDN1C0osc10MHzA1C11MHzBQA1C21Y100
18、KHzCQB1C32Y10KHzDQC2GN1KHzENTQD2C0100HzENPRCO2C12C22C310Hz1HzCLRNCLK74153A B1GN1C01C11C21Y1C32Y2GN2C02C12C22C3MULTIPLEXER74153COUNTERMULTIPLEXER74153M(5) 正点报时电路模块该模块承受与门和数据选择器 74153 构成，如以下图所示。7 个输入端口的与门掌握 A，当时间在 59 分 51s，53s，55s，57s，59s 的时候，A 为高电平 1，当秒的个位数为 9 时，B 为高电平 1，A 为 1，B 为 0 时，输出 C1 低频率信号，A 为
19、 1，B 为 1 时输出 C3 高频率信号，实现整点的不同频率的报时电路。整点报时电路模块(6) 脉冲按键消抖动处理模块承受 D 触发器实现消抖动，从而能够准确地设定时间。校正状态为 5HZ 的校正脉冲，分频器输出的 10HZ 通过 T 触发器得到 5HZ 的校正脉冲。如图脉冲按键消抖动处理模块通过 T 触发器得到的 5HZ 校正脉冲4.1 遇到的主要问题第四章电路的组构与调试（1） 在用 74161 做二十四进制计数器时，没有深入考虑，打算承受第一片六进制，其次片四进制级联而成，结果消灭问题。（2） 时、分调整按键没有安装消抖动装置。（3） 在设置简易数字钟的分时，时计数器也会进。4.2 现
20、象记录及缘由分析（1） 虽然也能够计数实现二十四进制，但是不能与七段显示译码器协作使用，不能显示直观的数值，这样给用户带来不便。（2） 在下载调试的时候，我要进展时分调整，但是有时按一下子脉冲键会进两个数值，这样子给时分的设置带来了麻烦，缘由是按键没有承受消抖动装置。（3） 在调试的时候，打算通过按键调整分，但是觉察时计数器也会进位， 这就不符合要求了，缘由是调整分时，各计数器都按正常状况在计数，所以会按正常状况产生进位。4.3 解决措施及效果（1） 仍旧承受两片 74161，第一片可以从 09，其次片只能从 02，而且当其次片为 2 的时候，第一片到 4 的话就都清零复位，这样不仅实现了二十
21、四进制计数器，而且能与七段显示译码器协作使用，直观的显示数字。（2） 在脉冲掌握按键上加上了 D 触发器，这样子可以到达消抖动的效果。（3） 加上选择器，把两路信号分开，当调整分的时候，不对时计数器产生进位，这样子就不会产生十进位了，解决了这个问题。4.4 功能的测试方法、步骤，记录的数据（1） 简易数字钟的测试，将电路图连好后，分析与综合，仿真，编译，下载到仪器上，表示秒的小数点按 1Hz，占空比 50%跳动，分从 059 计数，分过了 59 后，向时计数器进 1。（2） 整点点报时功能的测试，到了整点，即59 分 51s，53s，55s，57s 时蜂鸣器低频率连续性鸣响，59 分 59 秒
22、时，蜂鸣器高频率鸣响一次。（3） 时、分调整功能的测试，按分调整键，分按肯定的频率逐次加一，但是时显示不变；按时调整键，时按肯定的频率逐次加一，但是分显示不变。第五章 完毕语5.1 对设计题目的结论性意见及进一步改进的意向说明简易数字钟的设计中，主要运用了分频器，六十进制计数器，二十四进制计数器，动态扫描显示电路，选择器，按键消抖以及门电路等数字电路方面的学问。可以在简易数字钟的根底上加上 24 小时和 12 小时转换功能，秒表功能，闹钟功能，这样更能满足人们的使用需求。5.2 总结设计的收获与体会简易数字钟的设计及试验当中，我坚持了下来，上学期的数电我学的并不好， 而且对软件应用的承受力量不
23、强，刚开头的时候做的很慢，看到别人都做好了， 心里比较焦急，于是，我找出了数电课本，复习所涉及的学问点，并练习所学软件，最终有了进步，可以更上同学们的进度，但数字钟的设计始终困扰我，看到别人拓展功能都做好了，自己根本的都还没做好，心里很急。在设计的过程中， 遇到了很多的困难，遇到了很多问题，不断地思考与尝试，以及向同学和教师请教，但还是没能完全设计好，以后有时间还得多去试验室尝试，争取做好一些拓展功能。通过这次设计，对上学期学习的数字电路的相关学问得到了复习和稳固，也查阅了一些相关的资料，也加深了我对数字电路应用的理解，总之这次的电子技术课程设计受益匪浅。参考文献：基于 FPGA 的数字电路系
24、统设计 西安电子科技大学出版社数字电子技术根底 电子工业出版社数字电路与规律设计试验及应用人民邮电出版社附图1. 分频模块分频器仿真波形 以下图为分频器线路图OUTPUT10MHzoscINPUTVCC7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT1MHzinstCOUNTER7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT100KHzinst2 COUNTER7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT10KHzinst3 COUNTER7490SET9A
25、 SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT1KHzinst4 COUNTER7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT100Hzinst5 COUNTER7490SET9A SET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT10Hzinst6 COUNTER7490SET9ASET9BQACLRAQBCLRBQCCLKAQD CLKBOUTPUT1Hzinst8 COUNTER2. 60 进制计数器模块60 进制计数器仿真波形3. 24 进制计数器模块24 进制计数器仿真波形4. 4 位显示
26、译码模块七段显示译码器模块七段显示译码器局部承受 AHDL 硬件描述语言设计，语句如下： subdesignymq(data_in3.0:input; a,b,c,d,e,f,g:output;)begin tabledata_in3.0=a,b,c,d,e,f,g;b“0000“=1,1,1,1,1,1,0;b“0001“=0,1,1,0,0,0,0;b“0010“=1,1,0,1,1,0,1;b“0011“=1,1,1,1,0,0,1;b“0100“=0,1,1,0,0,1,1;b“0101“=1,0,1,1,0,1,1;b“0110“=0,0,1,1,1,1,1;b“0111“=1,1,
27、1,0,0,0,0;b“1000“=1,1,1,1,1,1,1;b“1001“=1,1,1,0,0,1,1;b“1010“=1,1,1,0,1,1,1;b“1011“=0,0,1,1,1,1,1;b“1100“=1,0,0,0,1,1,0;b“1101“=0,1,1,1,1,0,1;b“1110“=1,0,0,1,1,1,1;b“1111“=1,0,0,0,1,1,1;end table; end;整个 4 位显示译码模块74153A Bymq dd3.0data_in3.0 ab cOUTPUTaOUTPUTbOUTPUTcA1INPUTVCCB1INPUTVCCC1INPUTVCCD1IN
28、PUTVCCA2INPUTVCCB2INPUTVCCC2INPUTVCCD2INPUTVCC1GN1C01C11C21C32GN2C02C12C22C3dd31Ydd22Yinst1d OUTPUTde OUTPUTef OUTPUTfg OUTPUTginst4MULTIPLEXER74153OPINPUTVCCdd11MHz100KHzdd010KHz1KHz100Hz10Hz1HzA Bosc74161A3INPUTVCCB3INPUTVCCC3INPUTVCCD3INPUTVCCA4INPUTVCCB4INPUTVCCC4INPUTVCCD4INPUT1GN1C01C11C21Y1C32Y2GN2C02C12C22C3osc10MHzLDN AB C DENT ENP CLRNCLKQA QB QC QD RCOOUTPUTDe1OUTPUTDe2VCCinst5MULTIPLEXERinstinst7 COUNTERGNDdq1 dq2INPUT VCCINPUT VCC74153MGN C0 C1VCCdq3dq4INPUTVCCINPUT VCCC2 C3 B Ainst11YOUTPUTdp四位显示译码模块