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1、高速(o s)信号走线规则 随着信号上升沿时间(shjin)的减小，信号频率的提高，电子产品的EMI 问题，也来越受到电子(dinz)工程师的关注。高速(o s)PCB 设计的成功，对 EMI 的贡献越来越受到重视，几乎 60的 EMI 问题可以通过高速 PCB 来控制解决。规则一：高速信号走线屏蔽规则 在高速的 PCB 设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI 的泄漏。建议屏蔽线，每 1000mil，打孔接地。如上图所示。规则二：高速信号的走线闭环规则 由于 PCB 板的密度越来越高，很多 PCB LAYOUT 工程师在走线的过程中，很
2、容易出现这种失误，如下图所示：时钟信号等高速信号网络，在多层的 PCB 走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加 EMI的辐射强度。规则三：高速信号的走线开环规则 规则二提到高速信号的闭环会造成 EMI 辐射，同样的开环同样会造成 EMI 辐射，如下图所示：时钟(shzhng)信号等高速信号网络，在多层的 PCB 走线的时候(sh hou)产生了开环的结果，这样的开环结果将产生线形天线，增加 EMI 的辐射强度。在设计(shj)中我们也要避免。规则四：高速信号(xnho)的特性阻抗连续规则 高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加 EMI 的辐射
3、，如下图：也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续。规则五：高速 PCB 设计的布线方向规则 相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI 辐射，如下图：相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。规则六：高速 PCB 设计中的拓扑结构规则 在高速 PCB 设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。如上图所示，就是我们经常用到的菊花链式拓扑结构。这种拓扑结构一般用于几 Mhz 的情况下为益。高速的拓扑结构我们建议使用
4、后端的星形对称结构。规则(guz)七：走线长度的谐振规则 检查信号线的长度(chngd)和信号的频率是否构成谐振，即当布线长度为信号波长14 的时候的整数倍时，此布线将产生谐振(xizhn)，而谐振就会辐射电磁波，产生干扰。规则(guz)八：回流路径规则 所有的高速信号必须有良好的回流路径。近可能的保证时钟等高速信号的回流路径最小。否则会极大的增加辐射，并且辐射的大小和信号路径和回流路径所包围的面积成正比。规则九：器件的退耦电容摆放规则 退耦电容的摆放的位置非常的重要。不合理的摆放位置，是根本起不到退耦的效果。退耦电容的摆放的原则是：靠近电源的管脚，并且电容的电源走线和地线所包围的面积最小。S
5、I 高速电路设计：高速 PCB 设计理论基础 第一部分(b fen)信号完整性知识基础 第一章高速(o s)数字电路概述 现代的电子设计和芯片制造技术正在飞速发展，电子产品的复杂度、时钟(shzhng)和总线频率等等都呈快速上升趋势，但系统的电压却不断在减小，所有的这一切加上产品投放市场的时间要求给设计师带来了前所未有的巨大压力。要想保证产品的一次性成功就必须能预见设计中可能出现的各种问题，并及时给出合理的解决方案，对于高速的数字电路来说，最令人头大的莫过于如何确保瞬时跳变的数字信号通过较长的一段传输线，还能完整地被接收，并保证良好的电磁兼容性，这就是目前颇受关注的信号完整性(SI)问题。本章
6、就是围绕信号完整性的问题，让大家对高速电路有个基本(jbn)的认识，并介绍一些相关的基本概念。1.1 何为高速电路 “高速电路”已经成为当今电子工程师们经常提及的一个名词，但究竟什么是高速电路?这的确是一个“熟悉”而又“模糊”的概念。而事实上，业界对高速电路并没有一个统一的定义，通常对高速电路的界定有以下多种看法：有人认为，如果数字逻辑电路的频率达到或者超过 45MHZ-50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说 1/3)，就称为高速电路；也有人认为高速电路和频率并没有什么大的联系，是否高速电路只取决于它们的上升时间；还有人认为高速电路就是我们早些年没有接
7、触过，或者说能产生并且考虑到趋肤效应的电路；更多的人则对高速进行了量化的定义，即当电路中的数字信号在传输线上的延迟大于 1/2 上升时间时，就叫做高速电路，本文也沿用这个定义作为考虑高速问题的标准。此外，还有一个容易产生混淆的是“高频电路”的概念，“高频”和“高速”有什么区别呢?对于高频，很多人的理解就是较高的信号频率，虽然不能说这种看法有误，但对于高速电子设计工程师来说，理解应当更为深刻，我们除了关心信号的固有频率，还应当考虑信号发射时同时伴随产生的高阶谐波的影响，一般我们使用下面这个公式来做定义信号的发射带宽，有时也称为 EMI 发射带宽：F=1(Tr*)，F 是频率(GHz)；Tr(纳秒
8、)指信号的上升时间或下降时间。通常当 F100MHz 的时候，就可以称为高频电路。所以，在数字电路中，是否是高频电路，并不在于信号频率的高低，而主要是取决于上升沿和下降沿。根据这个公式可以推算，当上升时间小于 3.185ns 左右的时候，我们认为是高频电路。对于大多数电子电路硬件设计工程师来说，完全没有必要拘泥于概念的差异，心中应该有个广义的“高速”定义，那就是：如果在确保正确的电气连接的前提下，电路仍不能稳定的高性能工作，而需要进行特殊的布局，布线，匹配，屏蔽等处理，那么，这就是“高速”设计。1.2 高速带来的问题及设计(shj)流程剖析 虽然不少人对高速可能有了一点(y din)概念性的认
9、识，但往往难以想象在所谓的“高速(o s)”情况下，会真正给实际的电路系统带来什么样的后果，这里我举几个实际的案例(n l)来剖析一下高速给 PCB 设计带来的一系列问题。A某公司早期开发的一个产品，一直工作良好，可是最近生产出来的一批却总是毛病不断，受到许多客户的抱怨。可是根本没有对设计进行任何变动，连使用的芯片也是同一型号的，原因是什么呢?B某个 PCB 工程师 Layout 经验非常丰富，设计的产品很少出过问题，但最近设计了一块 PCB 板，却发现了 EMC 检测不合格的问题，改变布线也毫无效果，但以前类似的板子却没有这样的问题。C一个专业的内存模块设计工程师，从 EDO 内存到 SDR
10、AM 的 PC66，PC100，设计过很多项目，很少出现问题，可是自从内存时钟频率上到133MHz 以上时，几乎很少有设计能一次性通过的。简单分析一下上面的几个案例，A 的情况是由于芯片的工艺改进造成的，虽然所使用的芯片基本电路功能一样，但随着的 IC 制造工艺水平的提高，信号的上升沿变快了，于是出现了反射、串扰等信号不完整的问题，从而导致突然失效；B 例子中，通过细致地检测，最终发现是 PCB 板上有两个并排平行放置的电感元件，所以产生了较为严重的EMI；C 中的内存设计师则是因为忽视了严格的拓补结构要求，在频率提高、时序要求更严格的情况下，非单调性和时钟偏移等问题造成了设计的内存模块无法启
11、动。除了以上提到的三个实例，还有很多其他的问题，比如因为电容设计不当导致电源电压不稳而无法工作，数模接地不正确产生的干扰太严重使得系统不稳定等等。随着电子技术的不断发展，类似于以上的各种问题层出不穷，而且可以预见，今后还会出现更多的这样或那样的问题。所以，了解信号完整性理论，进而指导和验证高速PCB 的设计是一件刻不容缓的事情。传统的 PCB 设计一般经过原理图设计、布局、布线、优化等四个主要步骤，由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制板测试后才能发现，这大大降低了设计的效率，提高了成本，显然在激烈的市场竞争下，这种设计方法是很不利的。于是，针对高速 PC
12、B 设计，业界提出了一种新的设计思路，称为“自上而下”的设计方法，这是一种建立在实时仿真基础上优化的高效设计流程，见图1-1-1：图 1-1-1 高速(o s)PCB 设计(shj)流程 从上面的流程图可以(ky)看到，高速的 PCB 设计在完成之前，经过多方面的仿真、分析和优化，避免(bmin)了绝大部分可能产生的问题，如果依托强大的 EDA 仿真工具，基本上能实现“设计即正确”目的。在整个高速设计过程中，信号完整性工程师必须贯穿于设计的始终，Cadence 公司的首席顾问 Donald Telian 曾给信号完整性工程师归纳了七点作用：研究和定义(pioneering and defini
13、ng)分类和总结(Partitioning 和 Approximating)建模和测量(Modeling and Measuring)设计和优化(Designing and optimizing)量化和验证(Quantifying and verifying)减少和简化(Reducing and simplifying)联系和调试(Correlating and Debugging)对于以上这七大作用的详细阐述，可以参见 1997 high performance system Design Conference 上 Donald Telian 的原稿。1.3 相关的一些基本概念 在具体讨论信
14、号完整性理论知识之前，这节中我们将对高速设计中经常提到的一些基本名词做些简单地整理和介绍，给初步接触高速的设计人员提供一个概念性的认识。信号完整性(Signal Integrity)：就是指电路系统中信号的质量，如果在要求的时间内，信号能不失真地从源端传送到接收端，我们就称该信号是完整的。传输线(Transmission Line)：由两个具有一定长度的导体组成回路的连接线，我们称之为传输线，有时也被称为延迟线。集总电路(Lumped circuit)：在一般的电路分析中，电路的所有参数，如阻抗、容抗、感抗都集中于空间的各个点上，各个元件上，各点之间的信号是瞬间传递的，这种理想化的电路模型称为
15、集总电路。分布式系统(Distributed System)：实际的电路情况是各种参数分布于电路所在空间的各处，当这种分散性造成的信号延迟时间与信号本身的变化时间相比己不能忽略的时侯，整个信号通道是带有电阻、电容、电感的复杂网络，这就是一个典型的分布参数系统。上升/下降时间(Rise/Fall Time)：信号从低电平跳变为高电平所需要的时间，通常是量度上升/下降沿在 10%-90%电压幅值之间的持续时间，记为 Tr。截止频率(Knee Frequency)：这是表征数字电路中集中了大部分能量的频率范围(05/Tr)，记为 Fknee。，一般认为超过这个频率的能量对数字信号的传输没有任何影响。
16、特征阻抗(Characteristic Impedance)：交流信号在传输线上传播中的每一步遇到不变的瞬间阻抗就被称为特征阻抗，也称为浪涌阻抗，记为Zo。可以通过传输线上输入电压对输入电流的比率值(V/I)来表示。传输延迟(Propagation delay)：指信号在传输线上的传播延时，与线长和信号传播速度有关，记为 tpd 微带线(Micro-Strip)：指只有一边存在参考平面的传输线。带状线(Strip-Line)：指两边都有参考平面的传输线。趋肤效应(Skin effect)：指当信号频率提高时，流动电荷会渐渐向传输线的边缘靠近，甚至中间将没有电流通过。与此类似的还有集束效应，现象
17、是电流密集区域集中在导体的内侧。反射(Reflection)：指由于阻抗不匹配而造成的信号能量的不完全吸收，发射的程度可以有反射系数 p 表示。过冲/下冲(Over shoot/under shoot)：过冲就是指接收信号的第一个峰值或谷值超过设定电压对于上升沿是指第一个峰值超过最高电压；对于下降沿是指第一个谷值超过最低电压，而下冲就是指第二个谷值或峰值。振荡：在一个时钟周期中，反复的出现过冲和下冲，我们就称之为振荡。振荡根据表现形式可分为振铃(Ringing)和环绕振荡，振铃为欠阻尼振荡，而环绕振荡为过阻尼振荡。匹配(Ternlination)：指为了消除反射而通过添加电阻或电容器件来达到阻
18、抗一致的效果。因为通常采用在源端或终端，所以也称为端接。串扰：串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰，这种干扰是由于传输线之间的互感和互容引起的。信号回流(Return current)：指伴随信号传播的返回电流。自屏蔽(Self shielding)：信号在传输线上传播时，靠大电容耦合抑制电场，靠小电感耦合抑制磁场来维持低电抗的方法称为自屏蔽。前向串扰(Forward Crosstalk)：指干扰源对牺牲源的接收端产生的第一次干扰，也称为远端干扰(Far-end crosstalk)。后向串扰(Forward Crosstalk)：指干扰源对牺牲源
19、的发送端产生的第一次干扰，也称为近端干扰(Near-end crosstalk)。屏蔽效率(SE)：是对屏蔽的适用性进行评估的一个参数，单位为分贝。吸收损耗：吸收损耗是指电磁波穿过屏蔽罩的时候能量损耗的数量。反射损耗：反射损耗是指由于屏蔽的内部反射导致的能量损耗的数量，他随着波阻和屏蔽阻抗的比率而变化。校正因子：表示屏蔽效率下降的情况的参数，由于屏蔽物吸收效率不高，其内部的再反射会使穿过屏蔽层另一面的能量增加，所以校正因子是个负数，而且只使用于薄屏蔽罩中存在多个反射的情况分析。差模 EMI：传输线上电流从驱动端流到接收端的时候和它回流之间耦合产生的EMI，就叫做差模 EMI。共模 EMI：当两
20、条或者多条传输线以相同的相位和方向从驱动端输出到接收端的时候，就会产生共模辐射，既共模 EMI。发射带宽：即最高频率发射带宽，当数字集成电路从逻辑高低之间转换的时候，输出端产生的方波信号频率并不是导致EMI 的唯一成分。该方波中包含频率范围更宽广的正弦谐波分量，这些正弦谐波分量是工程师所关心的EMI 频率成分，而最高的 EMI 频率也称为 EMI 的发射带宽。电磁环境：存在于给定场所的所有电磁现象的总和。电磁骚扰：任何能引起装置、设备或系统性能降低或者对有生命或者无生命物质产生损害作用的电磁现象。电磁干扰：电磁骚扰引起设备、传输通道和系统性能的下降。电磁兼容性：设备或者系统在电磁环境中能正常工
21、作且不对该环境中任何事物构成不能承受的电磁骚扰的能力。系统内干扰：系统中出现由本系统内部电磁骚扰引起的电磁干扰。系统间干扰：有其他系统产生的电磁干扰对一个系统造成的电磁干扰。静电放电：具有不同静电电位的物体相互接近或者接触时候而引起的电荷转移。建立时间(setup Time)：建立时间就是接收器件需要数据提前于时钟沿稳定存在于输入端的时间。保持时间(Hold Time)：为了成功的锁存一个信号到接收端，器件必须要求数据信号在被时钟沿触发后继续保持一段时间，以确保数据被正确的操作。这个最小的时间就是我们说的保持时间。飞行时间(Flight Time)：指信号从驱动端传输到接收端，并达到一定的电平
22、之间的延时，和传输延迟和上升时间有关。Tco：是指器件的输入时钟边缘触发有效到输出信号有效的时间差，这是信号在器件内部的所有延迟总和，一般包括逻辑延迟和缓冲延迟。缓冲延迟(buffer delay)：指信号经过缓冲器达到有效的电压输出所需要的时间 时钟抖动(Jitter)：时钟抖动是指时钟触发沿的随机误差，通常可以用两个或多个时钟周期差值来量度，这个误差是由时钟发生器内部产生的，和后期布线没有关系。时钟偏移(Skew)：是指由同样的时钟产生的多个子时钟信号之间的延时差异。假时钟：假时钟是指时钟越过阈值(threshold)无意识地改变了状态(有时在 VIL 或VIH 之间)。通常由于过分的下冲
23、(undershoot)或串扰(crosstalk)引起。电源完整性(Power Integrity)：指电路系统中的电源和地的质量。同步开关噪声(Simultaneous Switch Noise)：指当器件处于开关状态，产生瞬间变化的电流(di/dt)，在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，简称 SSN。也称为i 噪声。地弹(Ground Bounce)：指由于封装电感而引起地平面的波动，造成芯片地和系统地不一致的现象。同样，如果是由于封装电感引起的芯片和系统电源差异，就称为电源反弹(Power Bounce)。PCB 叠层(di cn)参考 名词(mng c)定义：S
24、IG：信号(xnho)层；GND：地层(dcng)；PWR：电源层；电路板的叠层安排是对 PCB 的整个系统设计的基础。叠层设计如有缺陷，将最终影响到整机的 EMC性能。总的来说叠层设计主要要遵从两个规矩:1.每个走线层都必须有一个邻近的参考层(电源或地层);2.邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;下面列出从两层板到十层板的叠层：2.1 单面板和双面板的叠层；对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制 EMI 辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使
25、电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。单、双层板通常使用在低于 10KHz 的低频模拟设计中:1 在同一层的电源走线以辐射状走线，并最小化线的长度总和；2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定
26、会取道这个回路，而不是其它地线路径。3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于线路板的厚度(hud)乘以信号线的长度。2.2 四层板的叠层(di cn)；推荐叠层(di cn)方式：2.2.1 SIGGND(PWR)PWR(GND)SIG；2.2.2 GNDSIG(PWR)SIG(PWR)GND；对于以上两种叠层(di cn)设计，潜在的问题是对于传统的 1.6mm（62mil）板厚。层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。对于第一种方案，通
27、常应用于板上芯片较多的情况。这种方案可得到较好的 SI 性能，对于 EMI 性能来说并不是很好，主要要通过走线及其他细节来控制。主要注意：地层放在信号最密集的信号层的相连层，有利于吸收和抑制辐射；增大板面积，体现 20H 规则。对于第二种方案，通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案 PCB 的外层均为地层，中间两层均为信号/电源层。信号层上的电源用宽线走线，这可使电源电流的路径阻抗低，且信号微带路径的阻抗也低，也可通过外层地屏蔽内层信号辐射。从EMI 控制的角度看，这是现有的最佳 4 层 PCB 结构。主要注意：中间两层信号、电源混合层间距要
28、拉开，走线方向垂直，避免出现串扰；适当控制板面积，体现 20H 规则；如果要控制走线阻抗，上述方案要非常小心地将走线布置在电源和接地铺铜岛的下边。另外，电源或地层上的铺铜之间应尽可能地互连在一起，以确保 DC 和低频的连接性。2.3 六层板的叠层；对于芯片密度较大、时钟频率较高的设计应考虑 6 层板的设计 推荐叠层方式：2.3.1 SIGGNDSIGPWRGNDSIG；对于这种方案，这种叠层方案可得到较好的信号完整性，信号层与接地层相邻，电源层和接地层配对，每个走线层的阻抗都可较好控制，且两个地层都是能良好的吸收磁力线。并且在电源、地层完整的情况下能为每个信号层都提供较好的回流路径。2.3.2
29、 GNDSIGGNDPWRSIG GND；对于这种方案，该种方案只适用于器件密度不是很高的情况，这种叠层具有上面叠层的所有优点，并且这样顶层和底层(d cn)的地平面比较完整，能作为一个较好的屏蔽层来使用。需要注意的是电源层要靠近非主元件面的那一层，因为底层的平面会更完整。因此，EMI 性能(xngnng)要比第一种方案好。小结(xioji)：对于六层板的方案,电源层与地层之间的间距应尽量(jnling)减小，以获得好的电源、地耦合。但 62mil 的板厚,层间距虽然得到减小,还是不容易把主电源与地层之间的间距控制得很小。对比第一种方案与第二种方案，第二种方案成本要大大增加。因此，我们叠层时通
30、常选择第一种方案。设计时，遵循 20H 规则和镜像层 规则设计 2.4 八层板的叠层；无需注册 八层板通常使用下面三种叠层方式 2.4.1 由于差的电磁吸收能力和大的电源阻抗导致这种不是一种好的叠层方式。它的结构如下：1 Signal 1 元件面、微带走线层 2 Signal 2 内部微带走线层，较好的走线层（X 方向）3 Ground 4 Signal 3 带状线走线层，较好的走线层（Y 方向）5 Signal 4 带状线走线层 6 Power 7 Signal 5 内部微带走线层 8 Signal 6 微带走线层 2.4.2 是第三种叠层方式的变种，由于增加了参考层，具有较好的 EMI 性
31、能，各信号层的特性阻抗可以很好的控制 1 Signal 1 元件面、微带走线层，好的走线层 2 Ground 地层，较好的电磁波吸收能力 3 Signal 2 带状线走线层，好的走线层 4 Power 电源层，与下面的地层构成优秀的电磁吸收 5 Ground 地层 6 Signal 3 带状线走线层，好的走线层 7 Power 地层(dcng)，具有较大的电源阻抗 8 Signal 4 微带走线层，好的走线层 2.4.3 最佳叠层方式，由于(yuy)多层地参考平面的使用具有非常好的地磁吸收能力。1 Signal 1 元件(yunjin)面、微带走线层，好的走线层 2 Ground 地层(dcn
32、g)，较好的电磁波吸收能力 3 Signal 2 带状线走线层，好的走线层 高速下载 4 Power 电源层，与下面的地层构成优秀的电磁吸收 5 Ground 地层 6 Signal 3 带状线走线层，好的走线层 7 Ground 地层，较好的电磁波吸收能力 8 Signal 4 微带走线层，好的走线层 2.5 小结 对于如何选择设计用几层板和用什么方式的叠层，要根据板上信号网络的数量，器件密度，PIN 密度，信号的频率，板的大小等许多因素。对于这些因素我们要综合考虑。对于信号网络的数量越多，器件密度越大，PIN 密度越大，信号的频率越高的设计应尽量采用多层板设计。为得到好的 EMI 性能最好
33、保证每个信号层都有自己的参考层。pcb 叠层参考：2 层 S1 和地，S2 和电源 4 层 S1，地，电源，S2 6 层 S1，S2，地，电源，S3，S4 6 层 S1，地，S2，S3，电源，S4 6 层 S1，电源，地，S2，地，S3 8 层 S1，S2，地，S3，S4，电源，S5，S6 8 层 S1，地，S2，地，电源，S3，地，S4 10 层 S1，地，S2，S3，地，电源，S4，S5，地，S6 10 层 S1，S2，电源，地，S3，S4，地，电源，S5，S6 高速(o s)时钟信号布线 高速时钟信号布线电路(dinl)在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来源。一
34、个具有 2n2 上升沿的时钟信号辐射(fsh)能量的带宽可达 160MHz，其可能辐射(fsh)带宽可达十倍频，即 1.6GHz。因此，设计好时钟电路是保证达到整机辐射指标的关键。时钟电路设计主要的问题有如下几个方面。（1）阻抗控制。计算各种由印制板线条构成的微带线和微带波导的波阻抗、相移常数、衰减常数等等。许多设计手册都可以查到一些典型结构的波阻抗和衰减常数。特殊结构的微带线和微带波导的参数需要用计算电磁学的方法求解。（2）传输延迟和阻抗匹配。由印制线条的相移常数计算时钟脉冲受到的延迟，当延迟达到一定数值时，就要进行阻抗匹配，以免发生终端反射使时钟信号抖动或发生过冲。阻抗匹配方法有串联电阻、
35、并联电阻、戴维南网络、RC网络、二极管阵等。（3）印制线条上接入较多容性负载的影响。接在印制线条上的容性负载对线条的波阻抗有较大的影响，特别是对总线结构的电路容性负载的影响往往是要考虑的关键因素。在 PCB 板上，高速时钟信号是一类很特殊的信号：信号频率高，对信号波形要求高，信号受干扰要小。而这个时钟的稳定对系统的可靠性和准确性都直接相关，时钟信号抖动、漂移、畸变等都对系统有很大的影响。因此在设计一个电路，特别是带有高速时钟电路的 PCB 板时，一定要优先考虑系统的时钟分配、走线、种类等问题。根据笔者和广大电子工程师的经验，对高速时钟信号布线（如图 3-15 所示）有以下几点要求：（1）高速时
36、钟信号线优先级高。高速时钟信号线一般是信号中优先级最高，在布线的时候，需要首先和特别考虑系统的主时钟信号线。因为时钟的稳定性和可靠性直接影响整个系统或产品的特性。如果时钟不稳，必然导致产品的不稳定，产品精度降低，甚至不能使用等一系列问题。（2）高速时钟信号线尽可能地短。高速时钟信号线信号频率高，对波形要求严格，要求信号的衰减和受到的干扰最小，为了将干扰降低到最小，所以要求走线尽量地短，保证信号的失真度最小。（3）高速时钟信号线尽量走在电路板的同一层上，避免过孔。高速时钟信号走线设计尽量设计在同一层上，也是为了减少信号的失真度，如果采用多层布线，必然要存在过孔。而过孔是具有分布电感和电容，过孔的
37、分布参数会时钟信号的反射和于扰，导致时钟的漂移或抖动；过孔还对时钟信号的阻抗造成不连续，会导致信号的反射和叠加，造成时钟信号的变形，这些都是对我们有害的。（4）高速时钟信号线尽量走直线，避免走折线，可以采用弧线宋代替折线。高频电路布线的引线最好采用全直线，需要转折，可用 45折线或圆弧转折。这种要求在低频电路中仅仅用于提高钢箔的固着强度，而在高频电路中，满足这一要求却可以减少高频信号对外的电磁辐射和与其他信号之间的串扰。（5）高速时钟信号线不分路。高速时钟信号线一般不分路，不分枝。时钟信号的分路会造成时钟信号的衰减、反射，导致信号的变形，而且信号的相位可能发生变化。为了保证时钟相位的一致性，通
38、常在需要时钟分路的地方，可以采用专用的时钟分路、放大、整形的芯片。这种芯片可以对时钟进行无衰减、无相差的分路。（6）必要(byo)对时钟信号线进行保护和屏蔽。高速时钟信号线周围尽量没有其他的干扰源和走线。在外部环境比较(bjio)恶劣，或者时钟周围有干扰比较强的信号线时，我们要在信号线和时钟线之间加以隔离，对时钟信号线进行保护和屏蔽，将干扰降低到最小。PCB 设计中关于高速时钟信号(xnho)布线的问题 时钟(shzhng)电路在数字电路中占有重要地位。在未来的 DSP 现代电子系统应用设计中对时钟布线要求会越来越高。高速时钟信号线优先级最高，一般在布线时，需要优先考虑系统的主时钟信号线。高速
39、时钟信号线信号频率高，要求走线尽量地短，保证信号的失真度最小。PCB 设计中涉及一个高频时钟的问题。高频时钟，对噪声干扰特别敏感。需要对高频时钟信号线进行保护和屏蔽，将干扰降到最小。高频时钟必须有地线护送，时钟的线宽至少 10rail，护送地线的线宽至少 20mil。高频信号线的保护地线两端必须由过孔与地层良好接触，且每 5em 左右要打过孔与地层相连；地线护送与数据线基本等长，推荐手工拉线；时钟发送侧必须串接一个 22220Q 左右的阻尼电阻。高速时钟信号走线设计尽量设计在同一层上，高速时钟信号线周围尽量没有其他的干扰源和走线。高频时钟连线建议采用星型连接或采用点对点连接，采用 T 型连接要
40、保证等臂长，尽量减少过孑 L 数量，在晶振或时钟芯片下需敷铜防止干扰。避免由这些线带来的信号噪声所产生的干扰。在高速信号布线和高速时钟信号布线时，都要求走线时少打过孑 L、少分枝，以免造成树桩，产生信号的反射和串绕。过孔和树桩（Stub）在高速 PCB 中的影响，不仅反映在对信号的影响，同时也导致导线的阻抗发生变化。而过孔和树桩对阻抗的影响，往往是设计者容易忽略的问题。要选择合理尺寸的过孔大小。对电源或地线的过孔可以考虑用较大尺寸，以减少阻抗。电源和地的管脚要就近放置过孔，过孔和管脚之间的引线越短越好，同时，电源和地的引线要尽可能粗，以减少阻抗。最新的高密度系统级芯片采用 BGA 或 COB
41、封装，管脚间距日益减小。球间距已低至 0.6mm，并且还会继续降低，导致封装器件信号线不可能采用传统的布线工具来引出。目前有两种方法可以解决这个问题：（1）通过球下面的过孔将信号线从下层引出；（2）采用极细布线和自由角度布线在球栅阵列中找出一条引线通道。对这种 BGA 或 COB 封装的高密度器件而言，采用宽度和空间极小的布线方式是惟一可行的，只有这样，才能保证较高的成品率和可靠性，满足高速设计要求。随着器件封装技术的发展，器件的封装相对尺寸越来越小。因为 BGA 脚间距密集，过孔离管脚很近，会产生很大的电感。对高速信号也是有害的，所以在 BGA 散孔时，尽量采用较小的孔。BGA 的焊盘大小和
42、 BGA 的脚间距之间有一个对应的关系，但不能大于 BGA 管脚小球的直径，通常约为它的 l10l5。BGA 焊盘旁的过孔、焊盘在元件面均需塞孔和覆盖绿油，为了 BGA 的焊接，周围 2era 内不能出现其他器件。数字信号处理器是信号处理的核心，而随着高频器件的普及，印制板密度增加，干扰加大，信号质量的提高已提到了设计的首要地位。而高速 DSPs 的 PCB 电路板设计是一个非常复杂的设计过程。在进行高速电路设计时有多个因素需要加以考虑，这些因素又是相互对应。如高速器件布局时位置靠近，虽可以减小延时，但可能产生串扰和显着的热效应；走线时高速信号尽量布线在内层和少打过孔也是一个矛盾。因此在设计中
43、，需要综合考虑各有利因素，做出全面的电路设计。只有这样才能设计出抗干扰能力强，性能稳定，实时性高的高质量 PCB 电路板。内容摘要 （1）高速信号走线规则 随着信号上升沿时间的减小，信号频率的提高，电子产品的 EMI 问题，也来越受到电子工程师的关注（2）通常由于过分的下冲(undershoot)或串扰(crosstalk)引起（3）推荐叠层方式：2.2.1 SIGGND(PWR)PWR(GND)SIG（4）2.2.2 GNDSIG(PWR)SIG(PWR)GND（5）对于芯片密度较大、时钟频率较高的设计应考虑 6 层板的设计 推荐叠层方式：2.3.1 SIGGNDSIGPWRGNDSIG（6）2.3.2 GNDSIGGNDPWRSIG GND