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1、第 1 页 第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby，德州仪器，1958 摩尔定律：1965 年，Gordon Moore 预言单个芯片上晶体管的数目每18 到 24 个月翻一番。(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。可变成
2、本（重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。一个门对噪声的灵敏度是由噪声容限 NML（低电平噪声容限）和 NMH（高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NMH=VOH-VIH NML=VIL-VOL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。一个门的 VTC 应当具有一个增益绝对值大于 1的过渡区(即不确定区)，该过渡区以两个有效的
3、区域为界，合法区域的增益应当小于 1。理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。传播延时、上升和下降时间的定义 传播延时 tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。上升和下降时间定义为在波形的 10%和 90%之间。对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)-门的每次开关事件所消耗的能量。一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(ED
4、P)=功耗-延时积2。第三章、第四章 CMOS 器件 手工分析模型 寄生简化：当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，电感的影响可以忽略：如果导线的电阻很大(例如截面很小的长铝导线的情形)；外加信号的上升和下降时间很慢。当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，采用只含电容的模型。当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可以被忽略，并且所有的寄生电容都可以模拟成接地电容。平行板电容：导线的宽度明显大于绝缘材料的厚第 2 页 度。边缘场电容：这一模型把导线电容分成两部分：一个平板电容以及一个边缘电容，后者模拟成一
5、条圆柱形导线，其直径等于该导线的厚度。多层互连结构：每条导线并不只是与接地的衬底耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。例 4.5 与 4.8 表格 电压范围 集总 RC网络 分布 RC 网络 0 50%(tp)0.69 RC 0.38 RC 0 63%(t)RC 0.5 RC 10%90%(tr)2.2 RC 0.9 RC 0 90%2.3 RC 1.0 RC 例 4.1 金属导线电容 考虑一条布置在第一层铝上的 10cm 长，1mm 宽
6、的铝线，计算总的电容值。平面(平行板)电容：(0.1106mm2)30aF/mm2=3pF 边缘电容：2(0.1106mm)40aF/mm=8pF 总电容：11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电容。耦合电容：Cinter=(0.1106mm)95 aF/mm2=9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实
7、际中将限制接触孔的最大尺寸)。采电流集聚限制 RC,(最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 20 W；通孔(金属至金属接触)为 1 5 W。例 4.2 金属线的电阻 考虑一条布置在第一层铝上的 10cm 长，1mm 宽的铝线。假设铝层的薄层电阻为 0.075/，计算导线的总电阻：Rwire0.075/(0.1106mm)/(1mm)7.5k 例4.5 导线的集总电容模型 假设电源内阻为 10k的一个驱动器，用来驱动一条 10cm 长，1mm 宽的Al1 导线。电压范围 集总 RC网络 分布 RC 网络 0 50%(tp)0.69 RC 0.38 RC 0 63%(t)RC 0
8、.5 RC 10%90%(tr)2.2 RC 0.9 RC 0 90%2.3 RC 1.0 RC 使用集总电容模型，源电阻 RDriver10 kW，总的集总电容 Clumped11 pF t50%=0.69 10 kW 11pF=76 ns t90%=2.2 10 kW 11pF=242 ns 例 4.6 树结构网络的RC 延时 节点 i 的 Elmore 延时：tDi=R1C1+R1C2+(R1+R3)C3+(R1+R3)C4+(R1+R3+Ri)Ci 例 4.7 电阻-电容导线的时间常数 总长为 L 的导线被分隔第 3 页 成完全相同的 N 段，每段的长度为 L/N。因此每段的电阻和电容
9、分别为rL/N 和 cL/N R(=rL)和C(=cL)是这条导线总的集总电阻和电容NNRCNNNrcLNrcrcrcNLDN2121.2222 结论：当 N 值很大时，该模型趋于分布式 rc 线;一条导线的延时是它长度 L 的二次函数;分布 rc线的延时是按集总 RC 模型预测的延时的一半.2rcL22RCDN 例 4.8 铝线的 RC 延时.考虑长 10cm 宽、1mm 的Al1 导线,使用分布 RC 模型，c=110 aF/mm 和 r=0.075 W/mm tp=0.38RC=0.38 (0.075 W/mm)(110 aF/mm)(105 mm)2=31.4 ns Poly：tp=0
10、.38 (150 W/mm)(88+254 aF/mm)(105 mm)2=112 ms Al5：tp=0.38 (0.0375 W/mm)(5.2+212 aF/mm)(105 mm)2=4.2 ns 例 4.9 RC 与集总 C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻 Rs。应用 Elmore 公式，总传播延时：tD=RsCw+(RwCw)/2 =RsCw+0.5rwcwL2 及 tp=0.69 RsCw+0.38 RwCw 其中，Rw=rwL，Cw=cwL 假设一个电源内阻为 1kW的驱动器驱动一条 1mm宽的 Al1 导线，此时 Lcrit 为 2.67cm 第五章 C
11、MOS 反相器 静态 CMOS 的重要特性：电压摆幅等于电源电压 高噪声容限。逻辑电平与器件的相对尺寸无关 晶体管可以采用最小尺寸 无比逻辑。稳态时在输出和 Vdd 或 GND 之间总存在一条具有有限电阻的通路 低输出阻抗(kW)。输入阻抗较高(MOS 管的栅实际上是一个完全的绝缘体)稳态输入电流几乎为 0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变)没有静态功率。传播延时是晶体管负载电容和电阻的函数。门的响应时间是由通过电阻 Rp充电电容 CL(电阻Rn放电电容 CL)所需要的时间决定的。开关阈值 VM定义为 Vin=Vout的点(在此区域由于VDS=VGS，P
12、MOS 和 NMOS总是饱和的)r 是什么：开关阈值取决于比值 r，它是 PMOS 和NMOS 管相对驱动强度的比DSATnnDSATppDDMVkVkVV，rr1r 一般希望 VM=VDD/2(可以使高低噪声容限具有相近的值)，为此要求 r 1 例 5.1 CMOS 反相器的开关阈值 通用 0.25mm CMOS 工艺实现的一个 CMOS 反相器的开关阈值处于电源电压的中点处。所用工艺参数见表 3.2。假设 VDD=2.5V，最小尺寸器件的宽长比(W/L)n为 1.5 分析：VM对于器件比值的变化相对来说是不敏感的。将比值设为 3、2.5和 2，产生的 VM分别为1.22V、1.18V 和
13、1.13V，因此使 PMOS 管的宽度小于完全对称所要求的值是可以接受的。增加PMOS或NMOS宽度使VM移向 VDD或 GND。不对称的传输特性实际上在某些设计中是所希望的。噪声容限：根据定义，VIH和 VIL是 dVout/dVin=-1(=增益)时反相器的工作点 逐段线性近似 VIH=VM -VM/g VIL=VM +(VDD -VM)/g 过渡区可以近似为一段直线，其增益等于第 4 页 在开关阈值 VM处的增益g。它与 VOH及 VOL线的交点用来定义 VIH和 VIL。点。例 5.2 CMOS 反相器的电压传输特性和噪声容限 假 设 设 计 一 个 通 用0.25mm CMOS 工艺
14、的反相器，PMOS 对 NMOS 的比为3.4，其中 NMOS 晶体管的最小尺寸为(W=0.375mm，L=0.25mm，即 W/L=1.5)g=-27.5 VIL=1.2V,VIH=1.3V NML=NMH=1.2 确切值：VIL=1.03V,VIH=1.45V NML=1.03V&NMH=1.05V 输出电阻 低输出=2.4kW 高输出=3.3kW 在饱和区，增益与电流的斜率关系很大(Vin=VM)g(1+r)/(VM-VTn-VDSATn/2)(ln -lp)分析：公式 5.10 过高估计了增益；最大的偏差是对于 VTC 的逐段线性近似造成的 动态特性：分析此图 栅漏电容 Cgd12 扩
15、散电容Cdb1和 Cdb2连线电容 Cw扇出的栅电容 Cg3和 Cg4 电容 表达式 值(fF)(HL)值(fF)(LH)CGD12 Con Wn 0.23 0.23 CGD22 Cop Wp 0.61 0.61 CDB1KeqbpnADnCj+KeqswnPDnCjsw 0.66 0.90 CDB2KeqbppADpCj+KeqswpPDpCjsw 1.5 1.15 CG3 (2 Con)Wn+CoxWnLn 0.76 0.76 CG4 (2 Cop)Wp+CoxWpLp 2.28 2.28 Cw 提取参数 0.12 0.12 CL 6.1 6.0 例 5.5 一 个 0.25mm CMOS
16、 反相器的传播延时 VDD=2.5V 0.25mm W/Ln=1.5 W/Lp=4.5 Reqn=13 kW(1.5)Reqp=31 kW(4.5)tpHL=36 psec tpLH=29 psec 得到：tp=32.5 psec 设计技术-减小一个门的传播延时 减小 CL:门本身的内部扩散电容.漏扩散区的面积越小越好:互连线电容;扇出电容.增加晶体管的 W/L 比:设计者手中最有力和最有效的性能优化工具:注意自载效应!一旦本征电容(即扩散电容)开始超过由连线和扇出形成的外部负载，增加门的尺寸就不再对减少延时有帮助，只是加大了门的面积.提高VDD:用能量损耗来换取性能;增加电源电压超过一定程度
17、后改善就会非常有限;对可靠性的考虑迫使在 DSM 工艺中对VDD要规定严格的上限.NMOS 与 PMOS 的比 使 PMOS 管较宽，以使它的电阻与下拉的 NMOS 管匹配。这通常要求 PMOS和 NMOS 的 宽 度 比 在33.5 之间。对称 VTC，由高至低与由低至高的传播延时相等 如果对称性和噪声容限不是主要的考虑因素，那么实际上有可能通过减少 PMOS 器件的宽度来加快反相器的速度。使PMOS较宽因充电电流的增加而改善了反相器的tpLH，但它也由于产生较大的寄生电容而使tpHL变差 b=(W/L)p/(W/L)n r=Reqp/Reqn(代表尺寸完全相同的PMOS和NMOS晶体管的电
18、阻比)bopt=r(当导线电容可以忽略时)例5.7 考虑性能时的器件尺寸确定 S=5 时性能得到了大部分的改善，而尺寸大于10 时几乎得不到任何额外的增益(而且显著地浪第 5 页 费了面积)确定反相器链的尺寸 每一个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数这意味着每个反相器的尺寸都相对于它前面反相器的尺寸放大相同的倍数f，即每个反相器都具有相同的等效扇出，因而也就具有相同的延时NNgLFCC1,f 其中 F 代表该电路的总等效扇出，F=CL/Cg,1 以及通过该反相器链的最小延时：NpNtF1t0p 当只存在一级时，tp和 F是线性关系。加入第二级则变为平方根关系 思考题5.
19、5 确定反相器网络的尺寸 确定电路中反相器的尺寸，使在节点 Out 和 In之间的延时最小。假设CL=64Cg,1 求 门 的 确 切 尺 寸Cg,3=2.52Cg,2=6.35Cg,1 选择一个反相器链的正确级数 对于给定的 F(=fN)，选择级数时需要综合考虑.当级数太大时，反相器级的本征延时将占主导地位.当级数太小时，每一级的有效扇出将占主导地位 通过求最小延时表达式对级数的导数并令它为0，可以求得最优值:0lnNFFFNN 对于 g=0(忽略自载)时的解，最优级数 N=ln(F)，且每一级的等效扇出为 f=e=2.71828 对于 g=1(典型情况)时的解，最优有效扇出(锥形系数)将接
20、近于3.6 输入信号的上升-下降时间 实际上，输入信号是逐渐变化的，而且 PMOS 和NMOS 管会暂时同时导通一段时间。这会影响所得到的充(放)电总电流，从而影响传播延时。一旦 ts tp，ts随输入斜率的增加而(近似地)线性增加。ts 源于前一级门的有限驱动能力。功耗、能量和能量延时 功耗分类：动态功耗（包括由充放电电容引起的动态功耗、直流通路电流引起的功耗）；静态功耗。直流通路电流引起的功耗：输入信号不为无穷大的斜率造成了开关过程中 VDD 和 GND 之间在短期内出现一条直接通路。负载电容对短路电流的影响：大电容负载，输出的下降时间明显大于输入的上升时间；小电容负载,输出的下降时间明显
21、小于输入的上升时间。能量-延时积 PDP：它衡量了开关这个门所需要的能量。对于一个给定的结构这个数字可以通过降低电源电压而任意缩小。一个更合适的指标应当把性能和能量的度量放在一起考虑。最 优 电 源 电 压：VDDopt=3/2VTE。第六章 CMOS 组合逻辑单元 在构成PUN和PDN网络时应当记住以下几点：晶体管可以看成是由其栅信号控制的开关;PDN由 NMOS 器件构成，而 PUN由 PMOS 器件构成。理由是 NMOS 管产生“强零”而 PMOS 管产生“强1”;NMOS 逻辑规则：串联器件实现 AND 操作，并联器件实现 OR 操作;PMOS 逻辑规则：串联器件实现 NOR 操作，并
22、联器件实现 NAND 操作;PUN和PDN 是对偶网络;互补门在本质上是反相的(NAND,NOR,XNOR);实现一个具有 N 个输入的逻辑门所需要的晶体管数目为 2N;例 6.1 两输入 NAND 门 第 6 页 A B F 0 0 1 0 1 1 1 0 1 1 1 0 4 例 6.2 CMOS 复合门的综合 互补 CMOS 门的静态特性 DC 电压传输特性与数据输入模式有关 一个两输入 NAND 门的 VTC 与数据有关。思考题 6.1 确定互补CMOS 门中晶体管的尺寸 确定 NAND 和 NOR 门中晶体管的尺寸 利用 NAND 实现比用 NOR实现更好 互补 CMOS 的缺点：晶体
23、管数目为 2N，明显增加了它的实现面积；互补CMOS 门的传播延时随扇入数迅速增加。大扇入时的设计技术：1.调整晶体管尺寸。当心“自载效应”，只有当负载以扇出为主时放大尺寸才起作用。2.逐级加大晶体管尺寸。降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内，缺点：版图复杂。3.重新安排输入。关键信号和关键路径的概念，把关键路径上的晶体管靠近门的输出端可以提高速度。4.重组逻辑结构。可能降低对扇入的要求，从而减少门的延时。g 称为逻辑努力：表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少 例6.5 复合门的逻辑努力 gNAND=3/4，gNOR5/3 例6.
24、6 确定组合逻辑延时最小时的尺寸 等效扇出：F=CL/Cg1=5 路径逻辑努力：G=1 x 5/3 x 5/3 x 1=25/9 路径分支努力：B=1(无分支)总路径努力：H=GFB=125/9,于是最优的每个门的努力 h=4H=1.9 根据门的类型，扇出系数：f1=1.93,f2=1.93 x 3/5=1.16,f3=1.16,f4=1.93 门的尺寸：a=f1g1/g2=1.16，b=f1f2g1/g3=1.34，c=f1f2f3g1/g4=2.60 思考题6.2 确定反相器电路的尺寸 F=64 G=1*1*1 B=4*4*1=16 H=64*1*16=1024 H=31024=10.07
25、9 f1g1=f2g2=f3g3=10.079 f1=f2=f3=10.079 Cint1=Cg1 Cint2=t1/b1cint=2.52Cg1 Cint3=t2/b2t1/b1Cint=6.35Cg1 CMOS 逻辑门中的功耗 器件尺寸影响实际电容 输入和输出上升下降时间决定了短路功耗 器件阈值和温度影响漏电功耗 开关活动性：静态部分（只与逻辑电路拓扑结构有关）逻辑功能、信号统计特性；动态部分（电路时序特性引起的）动态或虚假翻转。降低开关活动性的设计技术：逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺。思考题6.4 静态逻辑门的功耗 对于基本逻辑门(AND,OR,XOR)推导
26、出01 的输出翻转概率。P01=Pout=0 Pout=1 NOR (1-(1-PA)(1-PB)(1-PA)(1-PB)OR (1-PA)(1-PB)(1-(1-PA)(1-PB)NAND PAPB (1-PAPB)AND (1-PAPB)PAPBa XOR (1-(PA+PB-第 7 页 2PAPB)(PA+PB-2PAPB)For C:P01=P0P1=(1-PA)PA=0.50.5=0.25 For Z:P01=P0P1=(1-PCPB)PCPB=(1(0.50.5)(0.50.5)=3/16 降低开关活动性的设计技术：1、逻辑重组。改变逻辑电路的拓扑结构可以降低它的功耗。结论：对于随
27、机输入，链形实现比树形实现总体上具有较低的开关活动性（忽略毛刺）2、输入排序。结论：推迟输入具有较高翻转率的信号(即信号概率接近 0.5 的信号)3、分时复用资源。结论：避免对具有独特数据特性的数据流采用分时复用4、通过均衡信号路径来减少毛刺。电路中产生毛刺主要是由于在电路中路径长度失配引起的，信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路径的长度不同而引起的。结论：使信号路径长度匹配可以减少毛刺。有比逻辑：有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。由一个实现逻辑功能的 NMOS 下拉网络和一个简单的负载器件组成。有比电路：
28、由于输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比，所以此电路称为有比电路。传输管逻辑 基本概念：通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目 优点：需要较少的晶体管来实现给定的功能。减少器件的数目也有降低电容的额外有点。缺点：当传输管上拉一个节点至高点平时，输出只充点至 VDD-VTn。串联 NMOS 的 PT 传输管门不应当象上图这么串联，下图的逻辑避免了静态功耗，减小了噪声容限。y=VDD-VTn1-VTn2 y=VDD-VTn1 稳定有效的传输管设计 方法 1：电平恢复：节点x 可上拉到 VDD(由于电平恢复)，这就消除了反相器中的任何静态功耗；在
29、电平恢复器和传输管中没有静态电流路径存在，因为恢复器只有在 A 为高电平时才有效；为使这个电路正确工作，必须仔细确定晶体管的尺寸(有比)。方法2：多种阈值晶体管：工艺上解决：使用零阈值器件的 NMOS 传输管可以消除大部分阈值损失(体效应仍然会阻止全摆幅达到 VDD)；对功耗有负面影响，这是由于即使VGS低于 VT，也仍然会有亚阈值电流流过传输管。方法 3：传输门逻辑：最广泛使用的方法；由栅信号 C 控制的全摆幅双向开关。当 C=1 时，A=B；虽然传输门需要 2 个晶体管和较多的控制信号.0，但它能得到从电源轨线至轨线电压的摆幅。解决长延时问题最常用的办法是每隔 m 个传输门开关切断串联链并
30、插入一个缓冲器 动态 CMOS 设计 动态逻辑，既能减少晶体管的数目，又能避免静态功耗 通过增加一个时钟输入，它可以相继完成预充电和条件求值两个阶段 输出的情况：一旦动态门的输出放电就不可能再充电，直到进行下一次预充电；门的输入在求值期间最多只能有一次变化；在求值期间如果下拉网第 8 页 络关断，则输出有可能处于高阻抗状态，状态保存在 CL。动态逻辑门的重要特性：逻辑功能由 NMOS 下拉网络实现；晶体管的数目明显少于静态情况：为 N+2而不是 2N；无比的逻辑门；只有动态功耗；具有较快的开关速度。设计考虑：用对偶的方法来实现另一形态的动态逻辑；p 型动态门的缺点是比 n 型动态门慢。例 6.
31、16 动态逻辑的活动性估计 A.静态 NOR 门 B.n 型动态 NOR 门 A B OUT 0 0 1 0 1 0 1 0 0 1 1 0 C.真值表 思考题 6.8 活动性计算？计算四输入动态 NAND 门的活动性因子，假设各输入是独立的并且 PA=1=0.2；PB=1=0.3；PC=1=0.5和 PD=1=0.4 信号完整性问题：包括 电荷泄漏、电荷分享、电容耦合、时钟馈通 串联动态门 只要在求值期间输入只能进行单个的 01 翻转就能保证正确工作 多米诺逻辑 基本概念：一个 n 型动态逻辑块后面接一个静态反相器构成 多米诺逻辑的名字来历:有如一条崩塌的多米诺骨牌线!多米诺 CMOS 的特
32、点：只能实现非反相逻辑，可以达到非常高的速度：只存在上升沿的延时，而 tpHL等于 0。第七章 CMOS时序逻辑单元 时序电路的时钟参数 建立时间：在时钟翻转之前数据输入必须有效的时间 保持时间：在时钟边沿之后数据输入必须仍然有效的时间 传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间 两个约束条件：最小时钟周期 T tc-q+tplogic+tsu；对寄存器维持时间的要求 tcdregister+tcdlogic thold。存储单元的分类：前台存储器和后台存储器。嵌入在逻辑中的存储器/大量的集中存储内核。静态存储器和动态存储器。正反馈或再生原理/在与MOS器件相关的寄生电容上
33、暂时存储电荷，用于寄存器在较长时间内不被更新时/用于要求较高性能水平和采用周期时钟控制的数据通路电路中。锁存器和寄存器。电平敏感/边沿触发。不同类型存储元件的定义：一个边沿触发的存储元件称为寄存器。锁存器是一个电平敏感的器件。由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop)。双稳态原理 交叉耦合的两个反相器形成了双稳态电路(即一个电路具有 2 个稳定状态，每一个对应一个逻辑状态)。当翻转区中反相器的增益大于 1 时，只有 A 和 B是稳定的工作点，而 C 是一个亚稳态工作点。改变电路状态的方法：切断反馈环路(多路开关型锁存器)。触发强度超过反馈环(实现静态后台存储器的主要方法
34、)。主从边沿触发寄存器 工作原理：在时钟的低电平阶段，主级是透明的，输入 D 被传送到主级的输出端 QM。在此期间，从级处于维持状态，通过反馈保持它原来的值。在时钟的上升沿期间，主级停止对输入采样，而从级开第 9 页 始采样在时钟的高电平阶段，从级对主级的输出端（QM）采样，而主级处于维持状态。由于 QM在时钟的高电平阶段不变，因此输出 Q 每周期只翻转一次。由于 Q 的值就是时钟上升沿之前的 D 值，因此具有正沿触发效应。多路开关型主从寄存器的时序特性：建立时间：输入数据 D 在时钟上升沿之前必须有效的时间 3 tpd_inv+tpd_tx。传播延时：QM值传播到输出 Q 所需要的时间 tc
35、-q=tpd_inv+tpd_tx。保持时间：在时钟上升沿之后输入必须保持稳定的时间 0。时钟重叠可以引起两种类型的错误：竞争情况：由于CLK和CLK在一个很短的时间内都为高电平，两个采样传输管都导通，因此在D和Q之间有直接通路。不确定状态：由于CLK 和 CLK 都为高电平，那么节点 A 同时被 D 和 B驱动。动态传输门边沿触发寄存器 0-0 重叠竞争的限制条件 toverlap0-0tT1+tI1+tT2 1-1 重叠竞争的限制条件 toverlap1-1thold C2MOS：一种对时钟偏差不敏感的方法 P252-253 1.CLK=0(CLK=1):第一个三态驱动器导通，此时主级像一
36、个反相器在内部节点X上采样D的反相数据，因此主级处于求值模式。同时从级处在高阻抗模式，即维持模式。晶体管 M7和 M8均关断，切断了输出和输入的联系。输出 Q 维持其原来存储在输出电容 CL2上的值。2.CLK=1 时恰好相反：主级部分处在维持模式，而第二部分求值。存放在CL1上的值经过从级传送到输出节点，此时丛级的作用像一个反相器。C2MOS 触发器 0-0 覆盖的情况：只要时钟边沿的上升和下降时间足够小，具有 CLK 和!CLK 时钟控制的这一 C2MOS 寄存器对时钟的重叠是不敏感的.C2MOS 触发器 1-1 覆盖的情况 双边沿寄存器 优点：需要较低的时钟频率(原来频率的1/2)来完成
37、同样功能的数据处理量，节省了时钟分布网络中的功耗 它由两个并行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实现二选一 CLK=1：上面的主级采样，从级保持；下面的主级保持，从级采样 CLK=0：上面的主级保持，从级采样；下面的主级采样，从级保持 真单相钟控寄存器(TSPCR)负锁存器 当 clk=1 时，保持模式 当 clk=0 时，采样模式 正锁存器 当 clk=1 时，采样模式 当 clk=0 时，保持模式 流水线：优化时序电路的一种方法 流水线是一项提高资源利用率的技术，它增加了电路的数据处理量 流水线工作的优点可以从考察这一改进电路的最小时钟周期中看得非常清楚。Tmin,pipe=tc-q+max(tpd,add,tpd,abs,tpd,log)+tsu han 工作室出品