现代微机结构.ppt

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1、第四节第四节Intel80486处理器处理器增加了数据的增加了数据的猝发传送猝发传送方式方式;指令预取队列长度指令预取队列长度,由由16字节增加到字节增加到32字节字节;片内集成了片内集成了8K的的Cache,并支持片外并支持片外Cache;片内集成了浮点协处理器片内集成了浮点协处理器FPU;支持数据位的奇偶校验支持数据位的奇偶校验;指令流水线方式指令流水线方式80486的主要改进的主要改进:一、一、80486的内部结构的内部结构(一一)功能模块功能模块在在80386基础上基础上,增加增加:8KCache 浮点协处理器浮点协处理器FPU如下图所示如下图所示:EUSUBIUIPU(指指 令令预取

2、部件预取部件)IDUPUTLB隐隐Cache8KCache物理物理地址地址FPU指令流指令流线性地址线性地址64位总线位总线 内部内部64位总线连接位总线连接EU和和FPU;可以禁止分页可以禁止分页,所以所以SU输出可直接送到输出可直接送到Cache;SU和和PU首先寻址首先寻址Cache,不命中才寻址内存。不命中才寻址内存。(二二)内部寄存器内部寄存器通用寄存器通用寄存器/段寄存器段寄存器/指令指针与指令指针与80386相同。相同。1、FR标志位寄存器标志位寄存器:新增标志位新增标志位 AC对齐标志对齐标志对齐的含义对齐的含义:16位位的的字字,从从偶偶地地址址开开始始存存放放(起起始始地地

3、址址最最低位为低位为0,能被能被2整除整除);对对32位位的的字字,存存放放的的起起始始地地址址能能被被4整整除除,且最低且最低2位为位为0依依此此类类推推,双双字字(64位位)存存放放的的起起始始地地址址能能被被8整整除除(低低3位位为为0)等等。以以上上情情况况都都称称为为对对齐齐的的。数数据据按按对齐的方式存放对齐的方式存放,对数据的存取速度更快。对数据的存取速度更快。为什么为什么CR3、页目录和页表都只给出页目录和页表都只给出20位的地址位的地址作为基地址？作为基地址？从对齐的角度从对齐的角度,一个一个4K的页面是对齐的的页面是对齐的,低低12位为位为0,只需要给出高只需要给出高20位

4、地址位地址,实际访问时实际访问时,低低12位补位补0。AC=0不作对齐检查不作对齐检查1进行对齐检查进行对齐检查仅在特权级仅在特权级3未对齐时产生异常中断未对齐时产生异常中断2、CR0CR3控制寄存器控制寄存器CR0PGCDNW.AMWP.NEETTSEMMPPE新增控制位新增控制位 CD1读未命中读未命中,禁止填充禁止填充Cache(即即从从内内存存中中读取的数据不写入读取的数据不写入Cache)0读未命中读未命中,允许填充允许填充Cache NW1不允许直写不允许直写(写命中写命中Cache,不写入内存不写入内存)0允许直写允许直写Cache AM1允许允许AC对齐标志对齐标志0禁止禁止A

5、C对齐标志对齐标志(便于与便于与80386兼容兼容)WP1任何特权级的任务任何特权级的任务,对页面都只能读对页面都只能读0按按描描述述子子/页页目目录录/页页表表的的规规定定实实施施读读写保护写保护 NE1如如果果浮浮点点部部件件出出现现异异常常,则则产产生生异异常常中断中断INT160且输入引脚且输入引脚IGNEE有效有效,忽略浮点部忽略浮点部件出错件出错CR3在在80386基础上增加了两位基础上增加了两位:页目录基地址页目录基地址00.00PCDPWT000311243210 PCD1禁禁止止页页目目录录项项的的内内容容进进入入Cache(禁禁止填充止填充Cache)0允许页目录项的内容进

6、入允许页目录项的内容进入Cache PWT1片外片外Cache采用直写方式采用直写方式0片外片外Cache采用回写方式采用回写方式(注注:80486片内的片内的Cache只有直写方式只有直写方式)二、二、80486片内片内Cache80486片内集成片内集成8K的高速缓存。的高速缓存。(一一)结构结构 8K的的高高速速缓缓存存采采用用四四组组关关联联式式结结构构,将将整整个个8K分分成成四四路路,每每一一路路分分成成128组组,每每组组分分成成四行四行,每行四个字节。每行四个字节。每每一一行行设设置置了了一一个个有有效效位位V,用用于于指指示示该该行行是是否有效否有效(V1时该行有效时该行有效

7、,V=0时该行无效时该行无效)。为为了了便便于于使使用用LRU算算法法,对对每每四四行行,设设置置了了三三个个标标志志位位B0、B1、B2,用用来来指指示示这这四四行行最最近近被访问的情况。如下图所示被访问的情况。如下图所示:B0B1B20路路3路路2路路1路路0组组1组组.0行行3行行2行行1行行4个字节个字节VVVV每每四四行行附附加加的的标标志志位位B0、B1、B2指指示示这这四四行行最最近被访问的情况近被访问的情况,按以下方式进行设置按以下方式进行设置:最最近近被被访访问的是问的是0行或行或1行行,则则1B02行或行或3行行,则则0B00行行1B11行行0B12行行1B23行行0B2(

8、二二)高速缓存工作过程控制高速缓存工作过程控制1.四种工作方式四种工作方式CR0中中CD和和NW两个控制位两个控制位,其四种组合构成其四种组合构成了了Cache的四种工作方式的四种工作方式(注注80486中的中的Cache,在在“写不命中时写不命中时,只写内存只写内存,不写不写Cache”):CDNWCache正正常常工工作作方方式式(允允许许Cache填填充、直写和充、直写和“使无效使无效“功能功能)无无效效(如如果果将将该该状状态态装装入入CR0,将将产产生生异常中断异常中断)禁禁止止Cache填填充充,但但允允许许直直写写和和“使使无效无效”功能功能禁禁止止Cache填填充充,也也禁禁止

9、止直直写写和和“使使无效无效”功能功能00011011功功能能说明说明:CD和和NW=10禁禁止止Cache填填充充,则则在在“读读未未命命中中时时”只只访访问问主主存存;不不允允许许将将从从主主存存读读取取的的数数据据和和对对应应的的地地址址写写入入Cache;CPUCache主存主存读不命中读不命中数据传送数据传送在在“写不命中时写不命中时”只写主存不写只写主存不写Cache。只允许只允许直写直写,仅在仅在“写命中写命中”时时,既写入既写入Cache,又要写又要写入内存入内存CPUCache主存主存写不命中写不命中数据传送数据传送因因此此,CD和和NW=10时时,可可以以用用软软件件方方式

10、式对对某某些些主主存存单单元元的的高高速速缓缓存存行行进进行行控控制制。比比如如,为为防防止止Cache内内容容过过时时的的方方法法之之一一,就就是是“不不可可高高速速用用存存储储器器”,禁禁止止共共享享区区的的内内存存单单元元内内容容进进入入Cache。CD和和NW=11时时:该该主主要要用用于于程程序序测测试试。预预先先将将某某些些测测试试所所需需要要的的数数据据装装入入Cache,然然后后将将CD和和NW设设置置为为11,断断开开Cache与与主主存存的的联联系系。测测试试开开始始后后,程程序序只只访访问问预预先先装装入入Cache的的数数据据,不不会会有有启启动动总总线线周周期期访访问

11、问内内存存,也也不不会会出出现现“不不命命中中”。高高速速缓缓存存的的几几种种功功能能均均被被禁禁止止,即即“读读不不命命中中”时时,只读主存而不写入只读主存而不写入Cache;“写不命中写不命中”时时,只写主存而不写入只写主存而不写入Cache,且且不允许不允许直写直写;也不也不能标识某些能标识某些Cache内容无效内容无效,意味着此时意味着此时Cache与主存的联系已被断开。与主存的联系已被断开。2.Cache的更新的更新(淘汰淘汰)淘汰过程按如以下流程淘汰过程按如以下流程:是否有无效行是否有无效行YYNN淘汰无效行淘汰无效行2行或行或3行不常用行不常用淘汰淘汰3行行淘汰淘汰2行行B0=0

12、B2=0NB1=0淘汰淘汰1行行淘汰淘汰0行行NY0行或行或1行不常用行不常用Y3.高速缓存的清除高速缓存的清除 软件方式软件方式执行指令执行指令INVD或者或者WBINVDWBINVD先将先将Cache内容写回主存内容写回主存,再清除。再清除。注注:80486片片内内的的Cache采采用用的的是是直直写写方方式式,这这两两条条指指令令对对片片内内Cache的的执执行行结结果果相相同同;但但片片外外Cache可能采用回写可能采用回写,所以设置了所以设置了WBINVD指令。指令。硬件方式硬件方式80486的引脚的引脚,当该引脚有效时当该引脚有效时,片内片内Cache内容将被清除掉。内容将被清除掉

13、。FLUSH4.页面的可高速缓存性页面的可高速缓存性 什么是页面的可高速缓存性？什么是页面的可高速缓存性？针对一个页面针对一个页面,禁止或允许其内容进入禁止或允许其内容进入Cache(即控制页面的内容是否可以进入即控制页面的内容是否可以进入Cache)。与与“不可高速用存储器不可高速用存储器”的概念相同的概念相同,即不即不允许某些主存单元内容进入允许某些主存单元内容进入Cache。如何控制页面的可高速缓存性？如何控制页面的可高速缓存性？在在CR0中的中的CD位位CD1读未命中读未命中,禁止填充禁止填充Cache0读未命中读未命中,允许填充允许填充Cache 80486的的分分页页机机制制的的页

14、页目目录录项项和和页页表表项项中中的的PCD(D4,386处理器未使用该位处理器未使用该位):PCD1禁止页表的内容进入禁止页表的内容进入Cache0允许页表的内容进入允许页表的内容进入CachePCD1禁止页面的内容进入禁止页面的内容进入Cache0允许页面的内容进入允许页面的内容进入Cache 80486的输出引脚的输出引脚非独立功能非独立功能PCD 在在CR3控制寄存器中控制寄存器中PCD1禁止页目录项的内容进入禁止页目录项的内容进入Cache0允许页目录项的内容进入允许页目录项的内容进入Cache(页目录项页目录项)(页表项页表项)上述信号及引脚之间的关系上述信号及引脚之间的关系:.C

15、DNW.CR0Cache控制器控制器CacheFLUSHPCDPWT+CR0中的中的CD+KENPCDPWT片外引脚片外引脚来自来自CR3或页目录或页目录项或页表项或页表项的项的PCD和和PWT当当“或或非非门门”输输出出1当前页允许填充当前页允许填充Cache0当前页不允许填充当前页不允许填充Cache由此可得由此可得:只有当只有当CD=0、PCD=0、并且并且0时时,才能进行才能进行Cache填充填充,只要这三者中有一个位只要这三者中有一个位“1”,就就禁止填充禁止填充Cache。三、三、80486的引脚功能的引脚功能1.数据奇偶校验引脚数据奇偶校验引脚DP3DP0,每一位针对一个字节每一

16、位针对一个字节,即即:DP3DP2DP1DP0D31D24D23D16D15D8D7D0 写数据时写数据时:CPU根根据据输输出出的的数数据据,内内部部自自动动按按偶偶校校验验方方式式生成生成DP3DP0,并连同数据位一起输出。并连同数据位一起输出。读数据时读数据时:CPU将将数数据据位位连连同同校校验验位位一一起起读读回回来来。这这要要求被求被CPU读取的设备生成校验位。读取的设备生成校验位。2.奇偶校验检查位奇偶校验检查位(CPU输出输出)PCHK读周期后有效读周期后有效,指示读取的数据是否奇偶出错。指示读取的数据是否奇偶出错。奇偶校验位及校验检查位奇偶校验位及校验检查位简化接口设计简化接

17、口设计例例:处理器与一处理器与一8位外设通信位外设通信,进行出错校验进行出错校验,设设计利用以上信号进行校验的接口电路原理图计利用以上信号进行校验的接口电路原理图 .DP0 .INT引起中断引起中断要求要求CPU重发重发+5VCDQQR+5VCDQQRPCHKINT引起中断引起中断要求要求CPU重读重读D7D0(读读:生成校验位生成校验位)读数据时读数据时:写数据时写数据时:CPU数据总线数据总线D7D08位位端口端口译码译码EN3.总线宽度控制信号总线宽度控制信号BS16BS8(1)BS16该信号与该信号与80386的的的异同的异同:BS16请求进行请求进行16位数据传送位数据传送相同处相同

18、处:表示外设请求表示外设请求CPU进行进行16位的位的数据传送。如果数据传送。如果CPU执行的执行的32位的位的I/O指令指令,自动将其转换成两个自动将其转换成两个16位的数据传送周期位的数据传送周期;当当有效有效,BS16不同处不同处:对对80386,数据只在总线低数据只在总线低16位位D15D0上传送。上传送。读操作时读操作时:CPU的两个的两个16位的读周期都只采样数据总线位的读周期都只采样数据总线低低16位位;写操作时写操作时:第一个周期第一个周期,在总线的在总线的D15D0上发送低半部上发送低半部;第二个周期第二个周期,CPU将高半部自动复制到数据将高半部自动复制到数据总线低总线低1

19、6位位D15D0上发送。上发送。只需将外设的只需将外设的16位数据线连接到数据位数据线连接到数据总线的低总线的低16位位D15D0。读周期读周期:对对80486,如果如果CPU执行的执行的32位的位的I/O指令指令,第一个第一个周期在数据总线低周期在数据总线低16位传送低位字位传送低位字,第二个周期第二个周期在数据总线高在数据总线高16位传送高位字。位传送高位字。CPUD31D16D15D0外设外设第二次读第二次读第一次读第一次读外设的外设的16位数据线连接到数据总线的位数据线连接到数据总线的高高16位位D31D16还是低还是低16位位D15D0?写周期写周期:CPUD31D16D15D0外设

20、外设第二次写第二次写第一次写第一次写外设的外设的16位数据线连接到数据总线的位数据线连接到数据总线的高高16位位D31D16还是低还是低16位位D15D0?(2)BS8如果如果CPU执行的执行的32位的位的I/O指令指令,则自动转则自动转换成换成4个总线周期。四个周期传送四个字节个总线周期。四个周期传送四个字节,依次在数据总线的四个字节上传送。依次在数据总线的四个字节上传送。当当有效时有效时,BS8进行进行8位数据的传送位数据的传送,一次传一次传送一个字节送一个字节,外设的外设的8位数据线连接到数据总线的位数据线连接到数据总线的四个字节的哪个字节上四个字节的哪个字节上?针对针对8位外设。位外设

21、。用中间电路进行转换用中间电路进行转换,保证保证16位或位或8位外设的数据位外设的数据能依次传送到数据总线的不同部分能依次传送到数据总线的不同部分,如下图所示如下图所示:解决方法解决方法:CPU32位外位外设端口设端口16位外位外设端口设端口8位外位外设端口设端口地地址址D31D24D7D0D23D16D15D8字交换字交换电路电路字节交字节交换电路换电路8位位16位位字节交换电路字节交换电路8位输位输入设备入设备D31D24D7D0D23D16D15D8数据锁数据锁存器存器(8位位)数据锁数据锁存器存器(8位位)数据锁数据锁存器存器(8位位)数据锁数据锁存器存器(8位位)OEOEOEOERD

22、BE3BE2BE1BE0说明：说明：通过通过控控制制CPU的的每每次次读读操操作作。用用4个个总总线线周周期期,依依次次从从4个个数数据据锁锁存存器器读读入入数据。数据。同理可构成字同理可构成字交换电路。交换电路。BE0 BE34.总线请求及总线相应信号总线请求及总线相应信号 HOLD:总线请求信号总线请求信号(总线主设备与从设备总线主设备与从设备)HLDA:总线响应信号总线响应信号 AHOLD:地址保护请求信号地址保护请求信号一个总线主控设备向处理器提出的释放系统地一个总线主控设备向处理器提出的释放系统地址总线的请求信号。址总线的请求信号。该信号与该信号与信号一起控制信号一起控制Cache操

23、作。操作。EADS5.Cache控制信号控制信号 KEN 有效时有效时,可以填充可以填充Cache FLUSH有效时有效时,清除清除Cache PCDPWT用于控制片外用于控制片外Cache EADSADSCPU输出输出信号信号,指示指示CPU总线周期开始总线周期开始(地址及相应控制信号已发到总线上地址及相应控制信号已发到总线上,)。EADSCPU的的输入输入信号信号,向向CPU指示有其它指示有其它主控设备已将要进行内存写入操作的主控设备已将要进行内存写入操作的地址放到了系统地址总线上。地址放到了系统地址总线上。用于用于80486总线监视地总线监视功能总线监视地总线监视功能便便于于在在必必要要

24、的的情情况况下下,将将Cache某某些些单元标识为无效。单元标识为无效。EADS与与AHOLD一一起起,构构成成80486的的一一个个“使无效使无效”的周期的周期,其工作过程如下其工作过程如下:某某主主控控设设备备发发出出AHOLD80486,要要求求80486释放系统地址总线释放系统地址总线;80486读取该地址读取该地址(80486地址总线为双向地址总线为双向),与自身与自身Cache中已有的地址进行比较中已有的地址进行比较,若该地若该地址存在址存在,则标识该地址单元内容无效。则标识该地址单元内容无效。EADS该该设设备备发发出出80486,表表示示该该设设备备的的写写入入内存的地址已经放

25、到系统地址总线内存的地址已经放到系统地址总线;6.总线仲裁信号总线仲裁信号 BREQ用于多机系统的总线请求信号用于多机系统的总线请求信号CPU的输出信号的输出信号CPU收到该信号收到该信号,将被强制让出总线将被强制让出总线使用权。使用权。BOFF7.总线状态信号总线状态信号RDYBRDYBLASTRDY与与8086的的Ready含义相同含义相同BRDYBLAST 用于猝发用于猝发(Burst)传传送送在在80486中中,猝猝发发传传送送是是指指每每一一个个T(而而不不是是每每一一个总线周期个总线周期2个个T)传送一个数据。传送一个数据。猝发传送由外设猝发传送由外设CPU提出请求后进行。提出请求

26、后进行。外外设设请请求求猝猝发发的的方方式式是是通通过过发发送送另另一一个个“数数据准备好据准备好”信号来实现的信号来实现的每个时钟节拍每个时钟节拍T,BRDYCPU在在每每个个T采样数据总线。采样数据总线。如下图所示如下图所示:BRDY让让有效有效,BLAST地址地址DATAT1T2T2T2T2T2T1T2RDYBRDY猝发传送猝发传送结束猝发传送有两种方式结束猝发传送有两种方式:被访问设备主动结束被访问设备主动结束:CPU主动中止主动中止:BRDY停止停止有效有效;发出发出信号。信号。BLAST四、四、80386/80486多功能接口芯片多功能接口芯片82380简介简介82380的主要功能

27、部件的主要功能部件:DMA控控制制器器(相相当当于于原原来来地地8237和和80286中中的的82258DMAC的功能的功能)DRAM刷刷新新控控制制器器(=W4006AF,由由WACOM公公司设计司设计)中断控制器中断控制器(相当于相当于8259)可编程计数可编程计数/定时器定时器(相当于相当于8253)等待状态发生器等待状态发生器(用于产生用于产生Ready信号信号)系统重置电路系统重置电路(用于产生用于产生Reset信号信号)1.DMA控制器控制器 构成构成内部含有内部含有8个通道个通道,可以连接可以连接8个请求设备个请求设备;每个通道有独立的控制逻辑和通道寄存器每个通道有独立的控制逻辑

28、和通道寄存器.通道通道0通道通道1通道通道7.通道控制器通道控制器控制寄存器控制寄存器状态寄存器状态寄存器DMA请求请求和仲和仲裁电裁电路路DREQ0DREQ3DREQ4DREQ5DREQ6DREQ7DREQ2DREQ1CPU接口接口HOLDHLDA 工作过程工作过程:略略 DMA传送方式传送方式三种工作方式三种工作方式(通过写入控制字来规定通过写入控制字来规定):单一数据传送单一数据传送1个个DMA周周期期传传送送一一个个数数据据后后结结束束,CPU重重新新控制总线。控制总线。若若DREQi请求端输入一直连续地发出请求请求端输入一直连续地发出请求,则信号则信号DREQi-HOLD-HLDA始

29、终重复至所要始终重复至所要的字节数传输完毕为止。的字节数传输完毕为止。每一次数据传输时每一次数据传输时,DMA控制器都需要对控制器都需要对DREQ输入进行仲裁输入进行仲裁,并且执行并且执行HOLD/HLDA操作。操作。数据块传送数据块传送设设置置DMA内内的的一一个个24位位计计数数器器的的计计数数初初值值,每每传传送送一一个个字字节节,计计数数器器减减1,直直到到计计数数器器减减为为0为为止止,传送结束。传送结束。需求传送需求传送计数器仍然计数计数器仍然计数,直到计数器减为直到计数器减为0传送结束传送结束;若请求信号若请求信号DREQ变为无效变为无效,也结束也结束DMA传送传送注注:8238

30、0还有一个信号还有一个信号EOP,当该信号有效时当该信号有效时,无论是哪一种传输方式无论是哪一种传输方式,传输过程都将结束。传输过程都将结束。DMA仲裁仲裁(多个请求信号同时有效时多个请求信号同时有效时)固定方式固定方式(静态方式静态方式):软软件件编编程程设设置置通通道道优优先先权权,若若不不重重新新设设置置,则保持不变则保持不变;若若软软件件对对优优先先权权不不加加以以设设定定,则则DMA控控制制器器自动按通道自动按通道0到通道到通道7优先权从高到低。优先权从高到低。循环式循环式(动态方式动态方式):一个通道请求被响应且一个通道请求被响应且完成数据传送后完成数据传送后,优先权自动降为最低。

31、优先权自动降为最低。实际上实际上,8个通道还可以分成两个组个通道还可以分成两个组(03通道通道和和47通道通道),两个组可以分别按不同的优先级两个组可以分别按不同的优先级设置方式。设置方式。8237A一般只限于执行一般只限于执行I/O设备与存储器之间设备与存储器之间的传输的传输,其中有两个通道可用于两个存储区域之其中有两个通道可用于两个存储区域之间的数据传送。间的数据传送。82380则可以控制以下部件间的数据传送则可以控制以下部件间的数据传送:存储器与存储器之间存储器与存储器之间 存储器与存储器与I/O设备之间设备之间 两个高速两个高速I/O设备之间设备之间 82380的的DMA与与8237A

32、的兼容性的兼容性82380的的DMA除包含了除包含了8237A的全部功能外的全部功能外,增加一些控制寄存器增加一些控制寄存器,也增加了寄存器的长度也增加了寄存器的长度,并增加了一些功能。并增加了一些功能。比如比如:2.可编程计数定时器可编程计数定时器与与Intel8253基本相同基本相同,核心为核心为4个计数通道个计数通道.数据缓冲数据缓冲器及接口器及接口控制电路控制电路第一控制第一控制寄存器寄存器第二控制第二控制寄存器寄存器计数定时器计数定时器0计数定时器计数定时器2计数定时器计数定时器3计数定时器计数定时器1Gate0Tout0Gate1Tout1Gate2Tout2Gate3Tout3C

33、LK第第1控制寄存器用于控制计数控制寄存器用于控制计数/定时器定时器0、1、2;第第2控制寄存器用于控制计数控制寄存器用于控制计数/定时器定时器3;四个计数通道独立工作四个计数通道独立工作每个通道有每个通道有6种工作方式种工作方式,可作为分频器、方可作为分频器、方波发生器、信号发生器等波发生器、信号发生器等比比如如,软软件件编编程程将将一一个个初初始始计计数数值值写写入入控控制制寄寄存存器器,一旦一旦Gate触发触发,对对CLK计数。计数。如下图所示如下图所示:5个个CLK脉冲脉冲5个个CLK脉冲脉冲5个个CLK脉冲脉冲ToutGate在本质上在本质上,计数和定时是相同的。因为定时是通计数和定

34、时是相同的。因为定时是通过计数来实现的。过计数来实现的。只要计数脉冲只要计数脉冲CLK是周期信号是周期信号,周期长度是已知的周期长度是已知的,要定时多长时间要定时多长时间,就可计算出计数值为多少。就可计算出计数值为多少。比如比如,CLK的周期长度为的周期长度为t,需要定时的时间长度为需要定时的时间长度为T,则计数初值为则计数初值为n=T/t。写入计数初值写入计数初值n,到时间到时间T时时,Tout就输出低电平。就输出低电平。3.中断控制器中断控制器PIC(可编程中断控制器可编程中断控制器)与与Intel8259基本相同。基本相同。82380内含有三个类似于内含有三个类似于Intel8259的的

35、PIC,并形并形成级联。每一个称为一个中断层成级联。每一个称为一个中断层,如下图所示如下图所示:说明说明:三三个个中中断断层层级级联联,除除去去用用于于82380内内部部的的中中断断连连接接,用用于于外外部部中中断断连连接接的的引脚为引脚为15个。个。另另外外,对对三三个个中中断断层层优优先级的规定是先级的规定是:A BC中断层中断层C中断层中断层A中断层中断层B.INTINT.用于用于82380内部内部中断中断INT到到CPUIRQ16IRQ17IRQ22IRQ23IRQ24IRQ25IRQ11IRQ15.4.等待状态发生器等待状态发生器用于产生用于产生Ready信号。信号。触发器及触发器及门电路构门电路构成的时序成的时序电路电路PLA.CLKALEADSReady