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1、1四、任意进制计数器的构成方四、任意进制计数器的构成方法法 若已有N进制计数器（如74LS161)，现在要实现M进制计数器计数器N进制M进制 任意进制计数器只能用已有的计数器芯片通过外电路的不同连接方式实现，即用组合电路产生复位、置位信号得到任意进制计数器。【】内容回顾第1页/共89页21.MN的情况第20页/共89页21（2 2）当）当M为素数时，不能分解为为素数时，不能分解为M1和和M2，采用整，采用整体清体清0/0/整体置数方式。整体置数方式。首先将两片N进制计数器按串行进位方式或并行进位方式联成NN M 进制计数器，再按照MN的置零法和置数法构成M进制计数器。此方法适合任何M进制（可分
2、解和不可分解）计数器的构成。第21页/共89页22【例】用74160实现100进制计数器。(1)并行进位，M=100=10*10。CLK计数输入进位输出111C1 2 3 4 5 61112 131415 16177 89 10Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3第22页/共89页23【例】用74160实现100进制计数器。(2)串行进位，M=100=10*10。CLK计数输入？思考：为什么进位端要加一个反相器？不加会有什么结果？111Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D
3、3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D31第23页/共89页24CLK1 2 3 4 5 61112 131415 16177 89 101819 2021C为什么进位端要加一个反相器？不加会有什么结果？第24页/共89页25【例】用74160实现24进制计数器。整体置零法进位输出COM=24，在SM=S24=0010 0100处反馈清零。CLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311第25页/共89页26CLKCO1 2 3 4 5 61819 202122
4、2324第26页/共89页27【例】用74160实现24进制计数器。整体置数法进位输出COCLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=0,M=24，在Si+M-1=S23=0010 0011处反馈置零。第27页/共89页28【例】用74160实现24进制计数器。整体置数法进位输出COCLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=2,M=24，在Si+M-1=S25=001
5、0 0101处反馈置零。1第28页/共89页29【例】用74160实现63进制计数器。整体置零法进位输出M=63，在SM=S63=0110 0011处反馈清零。CLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311第29页/共89页30【例】用74160实现63进制计数器。整体置数法进位输出CLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=0,M=63，在Si+M-1=S62=0110 00
6、10处反馈置零。第30页/共89页31【例】用74160实现63进制计数器。整体置数法进位输出CLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=6,M=63，在Si+M-1=S68=0110 1000处反馈置零。1第31页/共89页32【例例】试利用置零法和置数法由两片试利用置零法和置数法由两片74LS161构成构成53进制加法计数器。进制加法计数器。解：用整体法先将两片74LS161构成256进制（1616进制），该256进制计数器实际为二进制计数器(28),计数器注意！故若由74LS
7、161构成53进制计数器，先要将53化成二进制数码，再根据整体置数法或整体置零法实现53进制。第32页/共89页33253 余 1 K0262 余 0 K1132 余 1 K262 余 0 K332 余 1 K41转换过程：(53)D=()B例：11 0101商为02 余 1 K40第33页/共89页34【例例】试利用置零法和置数法由两片试利用置零法和置数法由两片74LS161构成构成53进制加法计数器。进制加法计数器。解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码计数器（53)D（110101)B（0011 0101)B（1
8、）整体置零法实现53进制。（M=53）第34页/共89页35利用整体置零法由74LS161构成53进制加法计数器如图所示。实现从0000 0000到0011 0100的53进制计数器十进制数53对应的二进制数为0011 0101 1 0 1 01 1 0 0第35页/共89页36【例例】试利用置零法和置数法由两片试利用置零法和置数法由两片74LS161构成构成53进制加法计数器。进制加法计数器。解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码计数器（53)D（110101)B（0011 0101)B（2）整体置数法实现53进制。
9、(M=53)第36页/共89页37利用整体置数法由74LS161构成53进制加法计数器如图所示。EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS1611CLK计数脉冲1由74LS161构成的53进制加法计数器实现从0000 0000到0011 0100的53进制计数器十进制数53对应的二进制数为0011 0101 0 0 1 01 1 0 0第37页/共89页38【例例】试利用置零法和置数法由两片试利用置零法和置数法由两片74LS161构成构成53进制加法计数器。进制加法计数器。解：若由74LS161构成53
10、进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码计数器（53)D（110101)B（0011 0101)B（2）整体置数法实现53进制。(M=53)第38页/共89页39利用整体置数法由74LS161构成53进制加法计数器如图所示。实现从0000 0010到0011 0110的53进制计数器十进制数54对应的二进制数为0011 0110 1 0 1 01 1 0 0EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS1611CLK计数脉冲1由74LS161构成的53进制加法计数
11、器1第39页/共89页40DC1QQDC1QDC1QDC1QCLKQ1Q2Q0Q3移位寄存器型计数器电路的一般结构反 馈 逻 辑 电 路D0QQQ其反馈电路的表达式为 移位寄存器型计数器的结构可表示为图所示的框图形式。计数器环形计数器是反馈函数中最简单的一种，其D0=Q3五五 、移位寄存器型计数器、移位寄存器型计数器第40页/共89页411.环形计数器（P305）电路如图所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。计数器第41页/共89页42设初态为设初态为Q0Q1Q2Q3=1000,则其状态转换图为则其状态转换图为计数器注：此电路有几种无效循环，而且一旦脱离有效循环，
12、则不会自动进入到有效循环中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。第42页/共89页43DC1QQDC1QDC1QDC1QCLKQ1Q2Q0Q3能自启动的环形计数器电路反馈逻辑电路QQQ计数器加了反馈逻辑电路的能自启动的环形计数器的电路加了反馈逻辑电路的能自启动的环形计数器的电路其状态方程为第43页/共89页44则可画出它的状态转换图为则可画出它的状态转换图为计数器有效循环1.环形计数器结构简单，不需另加译码电路；2.环形计数器的缺点是没有充分利用电路的状态。n位移位寄存器组成的环形计数器只用了n个状态，而电路共有2n个状态。第44页/共89页45环形计数器的特点优点
13、:电路结构简单缺点:没有充分利用电路的状态用n位移位寄存器组成的环形计数器只用了n个状态第45页/共89页46环扭形计数器（也叫约翰逊计数器），其环扭形计数器（也叫约翰逊计数器），其D0=Q 3计数器其状态转换图为此电路不能自启动！2.扭环形计数器第46页/共89页47为了实现自启动，则将电路修改成如图所示电路为了实现自启动，则将电路修改成如图所示电路。计数器DC1QQDC1QDC1QDC1QCLKQ1Q2Q0Q3可以自启动的扭环形计数器电路QQQ第47页/共89页48其状态转换表为其状态转换表为计数器DC1QQDC1QDC1QDC1QCLKQ1Q2Q0Q3可以自启动的扭环形计数器电路QQQ第
14、48页/共89页49计数器a.n位移位寄存器构成的扭环型计数器的有效循环状态为2n个，比环形计数器提高了一倍;b.在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争冒险现象;c.虽然扭环型计数器的电路状态的利用率有所提高，但仍有(2n2n)个状态没有利用。扭环型计数器的特点第49页/共89页50在数字信号的传输和数字系统的测试中，有时会用到一组特定的串行数字信号，如00010111（时间顺序为由左而右）等，这种串行数字信号叫做序列信号。序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用计数器和数据选择器实现，也可采用带反馈逻辑电路的移位寄存
15、器构成。六、计数器的应用 2.序列信号发生器 第50页/共89页5100010111（时间顺序为由左而右）第51页/共89页52序列信号输出为 00110111第52页/共89页53例、例、试分析图所示电路的逻辑功能，要求写出电路的试分析图所示电路的逻辑功能，要求写出电路的输出序列信号，说明电路中输出序列信号，说明电路中JK触发器的作用。触发器的作用。序列信号发生器(计数器的应用）EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161D0D1D2D3D4D5D6D7A0A1A2YS74LS151JC1KQQ11Y1CLKY第53页/共89页54解：本例题是一序列信号发生器，解：
16、本例题是一序列信号发生器，74LS161构成构成8进进制计数器，与制计数器，与74LS151构成序列信号输出网络，构成序列信号输出网络，JK触发器起输出缓冲作用，防止输出出现冒险现象。触发器起输出缓冲作用，防止输出出现冒险现象。其输出状态表如下其输出状态表如下序列信号发生器(计数器的应用）EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161D0D1D2D3D4D5D6D7A0A1A2YS74LS151JC1KQQ11Y1CLKY第54页/共89页55六、计数器的应用 3.用计数器实现数字频率计第55页/共89页56六、计数器的应用 3.用计数器实现数字频率计第56页/共89页
17、57小结小结基本要求：1.掌握74160、74161各管脚的功能；2.掌握用74160、74161实现不同进制的方法。作业：P350 思考题和习题6-12题、6-13题、6-14题、6-16题第57页/共89页58同步时序逻辑电路的设计方法步骤：一、逻辑抽象，得出电路的状态转换图或状态转换表1.分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；2.定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；3.按照题意列出电路的状态转换表或画出电路的状态转换图。6.4 时序逻辑电路的设计方法第58页/共89页59二、二
18、、状态化简状态化简 若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态。等价状态可以合并，这样设计的电路状态数少，电路越简。同步时序逻辑电路的设计方法三、状态分配(状态分配也叫状态编码)a.确定触发器的数目n；b.确定电路的状态数M，应满足2n1M2n;c.进行状态编码，即将电路的状态和触发器状态组合对应起来。第59页/共89页60a.选定触发器的类型；b.由状态转换图（或状态转换表）和选定的状态编码、触发器的类型，写出电路的状态方程、驱动方程和输出方程。五、根据得到的方程式画出逻辑图六、检查设计的电路能否自启动若电路不能自启动，则应采取下面措施：a
19、.通过预置数将电路状态置成有效循环状态中；b.通过修改逻辑设计加以解决。四四 、选定触发器的类型，求出电路的状态方、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程程、驱动方程和输出方程同步时序逻辑电路的设计方法第60页/共89页61同步时序逻辑电路设计过程框图如图所示同步时序逻辑电路设计过程框图如图所示。同步时序逻辑电路的设计方法第61页/共89页62【例1】用JK触发器设计一个六进制同步计数器。(1)原始状态转换图 （逻辑抽象）S0S1S2S5S4S3000001(2)状态分配取二进制自然码顺序得到状态转换图。000001010101100011000001根据设计要求，设定状态，
20、画出状态转换图。该状态图不需化简。第62页/共89页63000001010101100011000001(3)求方程Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X 填次态卡诺图Q2*Q1*Q0*/C的卡诺图第63页/共89页64Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 110000X Q2*的卡诺图Q2*Q1*Q0*/C的卡诺图第64页/共89页65Q2Q1Q00001111001 XXX/X 100/0101/
21、0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 000101X Q1*的卡诺图Q2*Q1*Q0*/C的卡诺图第65页/共89页66Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 010110X Q0*的卡诺图Q2*Q1*Q0*/C的卡诺图第66页/共89页67Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 001000X C的卡诺图Q2*
22、Q1*Q0*/C的卡诺图第67页/共89页68选用J、K触发器第68页/共89页69(4)画逻辑图1JC11KC11KFF1FF0Q0Q1CLKC11KFF2CQ21J1J第69页/共89页70(5)检查自启动将无效状态110和111分别代入状态方程和输出方程，得110 111 00000因为000是有效状态，所以电路能自启动。00000101010110001100000111011100第70页/共89页71该电路的输入变量为X，代表输入串行序列，输出变量为Z，表示检测结果。【例2】试用JK触发器完成“111”序列检测器设计。若输入三个连续的1输出为1，否则输出为0。(P319)建立原始状
23、态图和原始状态表S0：初始状态，表示电路还没有收到1或连续的1。S1：表示电路收到了一个1的状态。S2：表示电路收到了连续两个1的状态。S3：表示电路收到了连续三个或三个以上1的状态。第71页/共89页72输入X输出Z 000000001000110设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；若继续输入1，由状态S1转入状态S2，并输出0；如果仍接着输入1，由状态S2转入状态S3，并输出1；此后若继续输入1，电路仍停留在状态S3，并输出1。电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。S0S1S2S31/0X/Z1/01/11/
24、10/00/00/00/0画原始状态图第72页/共89页73S0S1S2S31/0X/Z1/01/11/10/00/00/00/0 若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态。S 2，S 3为等价态S0S1S21/0X/Z1/01/10/00/00/0状态化简第73页/共89页74S00/0S10/0X/ZS21/01/10/01/0S0S1S21/0X/Z1/01/10/00/00/0状态化简第74页/共89页75状态分配该时序电路共有三个状态，采用两个JK触发器，取S0=00,S1=10，S2=11。填次态卡诺图000/0100/0X/Z
25、111/01/10/01/0XQ1Q00001111001 11/1 00/010/0XX/X00/000/0XX/X 11/0 Q1*Q0*/C的卡诺图第75页/共89页76求状态方程和输出方程XQ1Q00001111001 11/1 00/010/0XX/X00/000/0XX/X 11/0 第76页/共89页77检查自启动010/01/10010111/0X/ZQ1Q00/00/01/10/01/0第77页/共89页78画出逻辑图1JC11K1JC11KFF0ZFF1Q1Q0CLKX第78页/共89页79时序逻辑电路的自启动设计时序逻辑电路的自启动设计 在前面的同步时序电路设计中，电路的
26、自启动检查是在最后一步进行的，如果不能自启动，还要返回来从新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查自启动这一步骤了。例设计一七进制计数器，要求它能够自启动。已知该计数器的状态转换图如图所示。解：由所给的状态图得出电路状态转换表表所示001100010101110111011/0/0/0/0/0/0/1321QQQ/C七进制计数器的状态转换图第79页/共89页80次态的卡诺图为次态的卡诺图为时序逻辑电路的自启动设计Q1Q2Q33*Q2*Q1*Q001100100001101001100111111110111011101001C0000010状态转化表0011000101
27、01110111011/0/0/0/0/0/0/1321QQQ/C七进制计数器的状态转换图Q1Q2Q30001111001 011/1 001/0010/0110/0101/0XXX/X100/0 111/0 第80页/共89页81次态的卡诺图为次态的卡诺图为时序逻辑电路的自启动设计Q1Q2Q30001111001 011/1 001/0010/0110/0101/0XXX/X100/0 111/0 第81页/共89页82则输出端的状态方程为由于进位信号是在011状态译出，故输出方程为时序逻辑电路的自启动设计第82页/共89页83前面所得的电路状态方程都是没包含，也就是将它取成000,仍是无效
28、状态，电路则不会自启动。即000态的次态仍为000注意：在上述合并1中，如果将项圈入，则当作1处理；否则作0处理。这就是无形中给无效状态（）指定了次态。如果想电路自启动，必须是无效状态的次态应改为有效状态。时序逻辑电路的自启动设计Q1Q2Q30001111001 011/1 001/0010/0110/0101/0XXX/X100/0 111/0 第83页/共89页84如果将如果将取成有效状态则电路就会自启动。若取成有效状态则电路就会自启动。若000010，则修改，则修改Q2*的卡诺图，如下图的卡诺图，如下图时序逻辑电路的自启动设计则电路的状态方程改为Q1Q2Q30001111001 011/
29、1 001/0010/0110/0101/0010/0100/0 111/0 第84页/共89页85时序逻辑电路的自启动设计若由JK触发器实现，驱动方程为：第85页/共89页86实现的电路如图所示实现的电路如图所示时序逻辑电路的自启动设计此电路是可以自启动的1JC11KQQ1JC11KQQ1JC11KQQCCLK逻辑电路图第86页/共89页87它的完整状态转换它的完整状态转换图如图所示图如图所示注：修改输出端逻辑式时，也可以修改其它两端，这视得到的状态方程最简而定。注意：在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接或间接地转为某一有效状态。时序逻辑电路的自启动设计001100010101110111011/0/0/0/0/0/0/1321QQQ/C000/0第87页/共89页88小结小结基本要求：掌握同步时序电路的设计方法。作业：P354 题6-33第88页/共89页89感谢您的观看！第89页/共89页