数字设计原理与实践第三章答案.ppt-淘文阁

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1、数字逻辑设计习题解答第三章王坚王坚 3.1 3.1 逻辑逻辑0 0 逻辑逻辑1 1以及不确定逻辑以及不确定逻辑HIGHABNOMALLOW不确定逻辑因此是逻辑0是逻辑0为逻辑1为不确定逻辑2VDD=+5.0VVOUTVINTpTn反向器不确定逻辑：电路可将其解释为逻辑不确定逻辑：电路可将其解释为逻辑0也可以解释为逻辑也可以解释为逻辑13.7 二输入CMOS与非门中晶体管的类型和个数2个NMOS,2个PMOSVDD=+5.0VZAB对于给定的硅面积，CMOS与非门要CMOS或非门速度要快。N沟道的导通电阻比P沟道的导通电阻低。VDD ZABVDDZABNANDNOR3.16 CMOS反向门还是非

2、反向门用的晶体管少？CMOS反相器所用的晶体管数少，因为CMOS非反相器为2个CMOS反相器串联组成，且CMOS反相器是CMOS逻辑中用门最少的。（课本60页）VDD=+5.0VVOUTVINTpTn反向器如果输出电流为负值，那么是提供电流还是吸收电流？输出是提供电流（source）输入是吸收电流（sink）因为规定流出节点电流为负，流入节点电流为正。题目说器件输出电流为负值。所以为提供电流。（见图3-53）一个斯密特反向触发器：HIGHABNOMALLOWVILmaxVIHmin滞后为3.39 open-drain上拉电阻问题漏极开路输出：指漏极通常处于悬空状态，电路输出为高阻态（即断开）。

3、为了使这个器件正常工作，通常在它的输出端上拉一个电阻。则电路内部断开时则输出为高电平，若内部导通时上拉电阻的另一端则被拉到地，输出为低电平。上拉电阻之前上拉电阻后3.39 open-drain上拉电阻问题有利不利上拉大电阻功耗降低增大低态噪声容限时间常数增加上拉小电阻增大高电平噪声容限时间常数减小功耗增加开漏形式的电路有以下几个特点：1.利用外部电路的驱动能力，减少IC内部的驱动，或驱动比芯片电源电压高的负载。2.可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“线与逻辑”关系。这也是I2C，SMBus等总线判断总线占用状态的原理。3.由于漏级

4、开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。这样就可以进行任意电平的转换了。4.漏极开路提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。思考？中所提到的线与逻辑为什么比单个与门要慢3.47 N 输入的二极管与门需要N个二极管如右图所示N输入的二极管构成的与门，只要有一个输入为低电平，则输出也为低电平，共有N个二极管VCCD1D2Dn-1DnX1X2Xn-1XnYY=X1X2.Xn只要有一个为逻辑0时，输出为逻辑

6、动能力：（20-13）*20A=140A 噪声门限：多大的噪声会使最坏输出电压被破坏得不可识别VDDVoutHIGHVOHminVSSLOWVOLmaxVDDHIGHVIHminVSSLOWVILmaxVinNoise MarginNoise MarginHIGH State Noise Margin:(VOHmin-VIHmin)LOW State Noise Margin:(VILmax-VOLmax)3.57 CMOS驱动TTL(a)74HCT驱动74LS 低态扇出:IOLMAX/IILMAX=4mA/0.4mA=10 高态扇出：IOHMAX/IIHMAX=400mA/20A=200 总

7、扇出min（高态扇出，低态扇出）=10 所以高态剩余驱动能力：（200-10）*20A=3800A(b)74VHCT驱动74S 低态扇出:IOLMAX/IILMAX=8mA/2mA=4 高态扇出：IOHMAX/IIHMAX=8mA/50A=160 总扇出min（高态扇出，低态扇出）=4 所以高态剩余驱动能力：（160-4）*50A=7800An思考题：漏极开路门电路的上拉电阻比标准CMOS门的p沟道晶体管的“导通”电阻大，和有源上拉的标准门相比，其低态到高态输出转换时间要长得多。例：漏极开路门电路为HC系列CMOS，低态时“导通”阻约为，从高态到低态转换的时间常数为8ns，然而从低态到高态转换的时间常数为150ns。CMOS与或非门的速度快。与或非门与门

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