组合逻辑电路分析和设计.pptx

《组合逻辑电路分析和设计.pptx》由会员分享，可在线阅读，更多相关《组合逻辑电路分析和设计.pptx（228页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。

1、a.电路中就不包含记忆性元器件;2.组合逻辑电路的主要特点b.而且输出与输入之间没有反馈连线;c.门电路是组合电路的基本单元。d.输出与电路原来状态无关。第1页/共228页3.组合逻辑电路的方框图A1、A2、An 输入逻辑变量L1、L2、Lm输出逻辑变量图中：第2页/共228页Li=fi(A1、A2、An)i=(1、2、m)输出与输入之间的逻辑关系：组合逻辑电路可以有多个输入端和多个输出端。第3页/共228页4.组合逻辑电路中的两类问题(1)组合逻辑电路的分析根据已知的逻辑电路图分析电路的逻辑功能。(2)组合逻辑电路的设计 根据逻辑问题，得出满足要求的逻辑电路图或VHDL语言程序等设计结果。第

2、4页/共228页4.2 门级组合逻辑电路的分析与设门级组合逻辑电路的分析与设计计4.2.1 分析方法门级组合逻辑电路的基本单元是各种基本门电路。组合逻辑电路分析流程图逻辑电路图逻辑真值表化简或变换逻辑表达式逻辑功能说明第5页/共228页分析过程一般步骤：a.根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。b.根据输出函数表达式列出真值表。c.用文字概括出电路的逻辑功能。d.对原电路进行改进设计，寻找最佳方案(这一步不一定都要进行)。第6页/共228页例1 分析图示电路的逻辑功能。ABCL&L1L2L374LS0074LS10解 (1)写出逻辑表达式第7页/共228页ABCL

3、&L1L2L374LS0074LS10(2)变换逻辑函数第8页/共228页 输入 ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1输出 L00010111(3)根据函数表达式列真值表(4)分析逻辑功能 输入变量A、B和C中有两个以上取值为1时，输出函数L=1；否则L=0。三变量的多数表决器。第9页/共228页例2 试分析下图所示逻辑电路的功能。解（1）由图写 表达式上页下页返回第10页/共228页（2）列出真值表B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1

4、0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（3）分析功能本电路是自然二进制码至格雷码的转换电路。第11页/共228页例3 分析图示组合电路的逻辑功能。第12页/共228页解(1)列出该电路的输出逻辑表达式(2)列真值表 输 入

5、A B 0 0 0 1 1 0 1 1输 出 F1 F2 0 0 0 1 1 0 0 0第13页/共228页 输 入 A B 0 0 0 1 1 0 1 1输 出 F1 F2 0 0 0 1 1 0 0 0a.由表达式当A=1与B=0时，F1=1。当A=0与B=1时，F2=1。(3)分析逻辑功能可知：第14页/共228页 b.综合考虑F1和F2的值，可推得电路的逻辑功能：当AB时，F1F2=10；当AB,AB,FABF ABYA=BYAB其中，A3 A 0、B3 B 0是相比较的两组4位二进制数的输入端，YAB是比较结果输出端。(1)功能框图第161页/共228页A0A1A2A3B0B1B2B

6、3YABYA=BYAB3，则AB，FAB=1;若A3B3，则AB,FAB2,则FAB=1；若A2B2，则FABYA=BYABYA=BYABB0B1B2B3CC14585IA=BIABYA=BYAB12 3 13IAB是级联输入端A3 A 0、B3 B 0是输入端YAB是输出端第165页/共228页(2)CC14585的功能表 第166页/共228页(2)比较器输出逻辑表达式比较器内部电路决定的优先级：IAB最低。第167页/共228页若只比较两个4位二进制数，可令扩展端IAB=1。A3A2A1A0 B3B2B1B0IABIA=B IABYA=BYABIA=B IABYA=BYABIA=B IA

7、BYA=BYABYA=BYAB1电路的连接方式称为级联方式，显然级数越多，比较速度越慢。第169页/共228页b.也可将8对输入端中任意两对Ai、Bi和Aj、Bj闲置不用。若比较两个6位数的大小：a.可将A7、A6、B7、B6全接高电平或低电平第170页/共228页4.6 基于基于MSI组合逻辑电路的分析组合逻辑电路的分析 基于MSI逻辑电路的分析是指以中规模集成器间为核心的逻辑电路的分析。由于MSI器件的多样性和复杂性，前面介绍的门级电路的分析方法显然已无能为力。第171页/共228页4.6.1 分析步骤逻辑电路图划分功能块分析各块功能分析整体功能分析流程图注意：即使电路只有一个功能块，整体

8、电路的逻辑功能也不一定是这个功能块原来的逻辑功能。第172页/共228页4.6.2 分析举例例1 如图是由双4选1MUX74LS135与若干门组成的电路，试分析输出Z与输入X3、X2、X1和X0之间的逻辑关系。74LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X374041ZX2107402第173页/共228页74LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X374041ZX2107402解(1)划分功能块 本题只划分一个功能块。第174页/共228页74LS1531D11D01D21D31

9、ST2D12D02D22D32STA0A11Y2YX1X01X374041ZX2107402(2)分析功能块 注意：74LS153是一个双4选1的MUX，片子未被选中时输出逻辑电平是0，而非高阻态。2个4选1的MUX组成一个 8选1MUX。第175页/共228页X3=00074LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X374041ZX2107402a.当X3=0时1Z=1第176页/共228页X3=1074LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X374041ZX2107402X1

10、X0 0 0 0 1 1 0 1 1 YX2X211功能表b.当X3=1时第177页/共228页D1D0D2D3D5D4D6D7A0A1YX1X0ZX2X3A210a.画出电路的功能框图(3)分析整体电路逻辑功能第178页/共228页D1D0D2D3D5D4D6D7A0A1YX1X0ZX2X3A210电路实现了检测8421BCD码的逻辑功能。b.写出电路的功能表 1 1 0 0 0 0 0 0 10 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 X3 X2 X1 X0Z1 0功能表第179页/共228页例2 图示电路由一片4位二进制超

11、前进位全加器74LS283、比较器（可选CC14585）与七段显示译码电路74LS47及显示块LED组成的电路，试分析该电路的逻辑功能。第180页/共228页解(1)划分功能块将电路分为三个功能块：a.加法运算电路及比较器；b.译码电路；c.显示电路。第181页/共228页(2)分析各功能块的逻辑功能a.74283是4位二进制加法器，输出 F4F1是A3 A0与B3 B0的和。当F4F3F2F11010时，比较电路输出YA1001时，L1=1；当A3A2A1A00100时，四舍五入输出L2=0；当A3A2A1A00100时，L2=1。设输入为A3A2A1A0，BCD码检测输出L1，四舍五入输出

12、L2。第196页/共228页 检测BCD码，输出是L1；故将逻辑问题划分为二个功能块电路：四舍五入，输出是L2。功能框图第197页/共228页(2)设计功能块内部电路 a.分析设计要求可知，本题目二个功能块电路都是要比较两个4位二值数码的大小，故可以选用中规模4位数值比较器MC14585B。将比较器的输出端YAB作为BCD码检测输出端L1；比较器的输出端YAB作为四舍五入输出端L2。将A3A2A1A0接入两片MC14585B的输入端A3A2A1A0，另一组输入端B3B2B1B0分别接1001和0100；第198页/共228页(3)逻辑电路图第199页/共228页b.用中规模加法器实现四舍五入电

13、路 BCD码检测电路 c.试用MUX实现本题比较电路的逻辑功能。第200页/共228页例3 A3A2A1A0、B3B2B1B0、C3C2C1C0和E3E2E1E0是待传送的4路数据，每路数据有4位。试设计利用D3D2D1D0数据总线分时传送各路数据的逻辑电路。解(1)划分功能框图 根据题意，要求利用数据总线分时传送4路数据，因此可以通过四组三态门A、B、C、E将各路数据线接到数据总线上，再利用一个24线译码器的译码输出，分别控制四组三态门的选通信号，即可达到分时传送的要求。第201页/共228页功能块电路框图第202页/共228页(2)设计功能块内部电路 由于各组三态门功能块内部需要4路三态门

14、对应4位数据，因此三态门可选用74LS125(4三态门芯片)，译码电路选择双24线译码器74LS139。第203页/共228页 A3 B3 C3 E3 0 00 1 1 01 1 X1 X0D3 D2 D1 D0 A2 B2 C2 E2 A1 B1 C1 E1 A0 B0 C0 E0电路的功能表第204页/共228页(3)画电路图第205页/共228页(4)验证设计74LS125的逻辑功能：输出Y为高阻状态；使能端 ,输出等于输入，Y=A；使能端 ,第206页/共228页 由于 、，当 ，X1X0由00 11变化时，分别选通 、和 对应的三态门。第207页/共228页 当 时，74LS125-

15、A导通，将数据A3A2A1A0送到数据总线D3D2D1D0上。同样，、和 分别为低电平时，可将相应的一组数据送到数据总线上，实现分时传送数据的功能。第208页/共228页4.8 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险 前面讨论组合逻辑电路的工作时，都是在输入输出处于稳定的状态下进行的。实际上，由于电路的延迟，使逻辑电路在信号变化的瞬间可能出现错误的逻辑输出，从而引起逻辑混乱。第209页/共228页 由于竞争而使电路输出产生尖峰脉冲的现象叫做冒险现象，简称险象。1.竞争与险象 在组合电路中，某一输入变量经不同途径传输后，到达电路中某一会合点的时间有先有后，这种现象称为竞争。(1)竞

16、争与冒险现象(2)竞争与冒险现象说明第210页/共228页对于图示电路b.如果考虑门的延迟，但忽略信号的前后沿。其输出函数为a.在理想情况，即不考虑门的信号延迟和信号的上下沿。当B=C=1时，应有F=A+A=1，即不管A如何变化，输出F恒为高。F=AB+AC第211页/共228页假定各门的延迟时间均为tpd输入输出信号波形 在输出端产生了一种宽度很窄的脉冲，人们形象地称其为毛刺。这种输出是由竞争所造成的错误输出。第212页/共228页门的延迟时间tpd越大，则输出出现的脉冲越宽。输出出现的这种脉冲不是逻辑表达式所预期的，但在实际电路中是可能存在的。第213页/共228页 竞争是经常发生的，但不

17、一定都会产生毛刺。所以竞争不一定造成危害。但一旦出现了毛刺，若下级负载(特别是时序电路)对毛刺敏感，则毛刺将使负载电路发生误动作。(3)冒险现象的类型冒险现象分为静态险象和动态险象两种类型。a.静态险象 在输入信号变化，按逻辑表达式输出不应有变化的情况下，实际上会在输出端产生一个“1”或“0”的窄脉冲，称之为静态险象。第214页/共228页静态险象按其产生的条件又可分为功能险象和逻辑险象。功能冒险是由于多个输入变量同时变化引起的冒险。(a)功能险象 功能冒险是由于变化的输入信号快慢不一致，因而导致了变化的输入信号之间的竞争。第215页/共228页 功能冒险是罗辑函数的功能所固有的，它无法用改变

18、设计的方法消除，只能通过控制输入信号的变化次序来避免。(b)逻辑险象仅由一个输入信号发生变化引起的冒险称为逻辑险象。静态险象按其稳态输出是1还是0的不同，又可分静态1及0险象。a)静态1险象 在输入信号变化前后，稳态的输出均为1，且在1的输出上出现一个负向窄脉冲(即输出为101)。这种险象称为静态1险象。第216页/共228页1险象(输出负脉冲)(B=C=1时）第217页/共228页b)静态0险象 在输入信号变化前后，稳态的输出均为0，且在0的输出上出现一个正向窄脉冲(即输出为010)。这种险象称为静态0险象。0险象(输出正脉冲)(B=C=0时）第218页/共228页b.动态险象 在组合逻辑电

19、路中，若输入信号变化前后的稳态输出均值不同，且在输出稳态之前输出要变化三次，期间经过暂时状态01或10(即输出出现101 0或010 1)。这种险象称之为动态险象。第219页/共228页4.8.2 险象的识别和消除方法1.险象的识别(1)代数法 首先，找出具有竞争能力的变量；静态1险象(如X从1 0)静态0险象(如X从0 1)然后逐次改变其它变量，若得到的表达式，为下列形式之一，则有险象存在。第220页/共228页解 由函数可看出变量A和C具有竞争能力，且有 例1 判断 是否存在冒险现象。由上可看出，当B=C=1时将产生1险象。第221页/共228页例2 判断 的冒险情况。A变量 C变量 由上

20、可看出，当B=C=0和A=B=0 时将产生 0险象。解 变量A、C具有竞争能力，冒险判别如下：第222页/共228页2.卡诺图法 如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。判断的方法：图上两卡诺圈相切，当输入变量ABC由111变为110时，F从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为0，则函数值可能按1-0-1变化，从而出现毛刺。如图所示第223页/共228页2.险象的消除(1)修改逻辑设计(增加冗余项)增加多余项BC即是在卡诺图上两卡诺圈相切处增加了一个BC圈。式 F=AC+AB，在B=C=1时，F=A+A 将产生“1”险象。若增加多余项BC，使则当B=C=1

21、 时，F恒为1，所以消除了冒险。第224页/共228页(2)引入选通脉冲 由于险象仅发生在输入信号变化的瞬间，因此在这段时间内先将门封住，待电路进入稳态后，再加选通脉冲选取输出结果。即可消除现象。该方法简单易行，但选通信号的作用时间和极性等一定要合适。利用选通法消除冒险第225页/共228页(3)输出端接滤波电容 由于险象产生的尖峰脉冲一般都很窄，所以在输出端加一滤波电容CF，可有效地削弱尖峰脉冲幅度。CF取值越大，滤波效果越好，但却会使正常输出信号前后沿变坏。故参数要选择合适，一般由实验确定。(a)未加滤波电容的输出 (b)加滤波电容后的输出加电容消除险象第226页/共228页 加选通脉冲则是行之有效的方法。目前许多MSI器件都备有使能(选通控制)端，为加选通信号消除毛刺提供了方便。三种方法的特点：增加冗余项适用范围有限；加滤波电容是实验调试阶段常采取的应急措施；第227页/共228页感谢您的观看！第228页/共228页