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1、会计学1x微处理器引脚功能微处理器引脚功能(gngnng)与总线时与总线时序序第一页，共38页。2vv 系统规模小:只含有一个8088CPUvv不含数字运算协处理器、输入/输出协处理器vv 系 统 的 控 制 总 线 直 接(zhji)由8088CPU的控制线供给。系统中的总线控制逻辑电路被减少到最小。vv 1最小模式 (MN/MX=1)第1页/共38页第二页，共38页。38088 在最小模式下的典型配置 地址锁存器8282(两片)STB OE数据收发器OE 8286 T/R A15A8S6S3/A19A16AD7AD0ALECLKRESETREADYMN/MXVCCGNDGNDDENDT/R
2、IO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线数据总线控制总线8284A CLKRESETREADY+5V内存I/O接口第2页/共38页第三页，共38页。48286（8位双向三态总线(zn xin)驱动器）A1A2A3A4A5A6A7OEB0GND234567891019181716151413121B1B2B3B4B5B6B7T/R1120VCCA0引脚图真值表第3页/共38页第四页，共38页。58286数据(shj)收发器和8088连接最小模式中:数据允许信号DEN=0，表示在存储器、I/O访问周期或中断响应周期。DEN=1，高阻，表示在DMA方
3、式 DT/R=1，A=B；DT/R=0，B=A DENAD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7OEB0B1B2B3B4B5B6B7T数据总线DT/R80888286第4页/共38页第五页，共38页。68282（8下降(xijing)沿锁存/三态器）OEGND234567891019181716151413121STB1120VCCDI0DI5DI7DI6DI4DI3DI2DI1DQ0DQ5DQ7DQ6DQ4DQ3DQ2DQ1三态控制OE锁存控制STB001非输入DI10输出DQ10高阻0非不变引脚图引脚图第5页/共38页第六页，共38页。78282-80
4、88连接(linji)图OE 输出允许:OE=0 D7-D0 输出（1）ALE=STB 出现正脉冲时,AD7-AD0出现低8 位地址信号,将锁存 8 位地址.（2）ALE=STB=0 时 AD7-AD0出现数据。出现数据时 不会影响已锁存地址信息8282DI0DI1DI2。DI7OEDO0DO1DO2DO3DO4DO5DO6DO7STBAD0AD1AD2AD3AD4AD5AD6AD7ALEA8A9A15A16A17A18A19.8282OESTB8088地址数据OE第6页/共38页第七页，共38页。8vv 系统规模较大:vv 除8088CPU外，还可以有其它协处理器vv 如 数字运算协处理器8
5、087vv 输入/输出协处理器8089vv 系统的控制总线由总线控制器8288来提供vv 8288增强了8088CPU总线的驱动能力vv 将8088的状态信号(xnho)(S2S0)进行译码，vv 提供8088对存储器、I/O接口进行控制所需的信号(xnho)2最大模式 (MN/MX=0)第7页/共38页第八页，共38页。98086 在最大模式下的典型配置 +5V地址锁存器8282(三片)STB 数据收发器OE 8286T （二片）MRDC 8288 MWTC 总线 IORC控制器 IOWC INTA8259A及有关电路 S6-S3/A19-A16AD15-AD8AD7AD0BHE/S7CLK
6、RESETREADYMN/MXVCCRDQS0QS1LOCKTESTNMIGNDGND8284A CLKDT/RDENALE8086CPU地址总线数据总线控制总线PC总线插槽RESETREADYS0S1S2INTRRQ/GT0RQ/GT1第8页/共38页第九页，共38页。10（一）主频，外频，倍频系数 CPU是在时钟信号的控制下工作时钟信号是一个按一定电压幅度，一定时间间隔发出的脉冲信号 CPU所有的操作都以时钟信号为基准 CPU 按严格的时间标准发出地址，控制信号，存储器、接口也按严格的时间标准送出或接受数据.这个时间标准由时钟信号确定。CLK二、8088/8086系统总线 时序(sh x)
7、第9页/共38页第十页，共38页。11 CPU的主频或内频：CPU的内部工作频率。主频是表示CPU工作速度(sd)的重要指标，在 CPU其它性能指标相同时,主频越高,CPU 的速度(sd)越快。CPU的外频或系统频率：指CPU的外部总线频率。倍频系数：指CPU主频和外频的相对比例系数。8088/8086/80286/80386的主频和外频值相同;从80486DX2开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即：CPU主频=外频 倍频系数 PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按照一定的比例分频得到。第10页/共38页第十一页，共38页。12
8、550MHzIDE2Pentium III北桥440BXAGP南桥PIIX4ECMOS&RTCUSB超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线 100MHz100MHzPCI 总线 33MHzPCI 插槽ISA插槽硬件实验箱ISA总线 8MHz内存条ROM BIOS显示器硬盘光驱软驱键盘鼠标打印机MODEM66MHz显卡内频外频倍频(bi pn)系数5.5第11页/共38页第十二页，共38页。13v 相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称 T状态（T周期）。（二）T状态 每个T状态包括：下降沿、低电平、上升沿、高电平CLKT第12页
9、/共38页第十三页，共38页。14vv CPU通过总线(zn xin)完成与存储器、I/O端口之间的操作，vv 这些操作统称为总线(zn xin)操作。数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接口输出设备CPU（三）总线(zn xin)周期第13页/共38页第十四页，共38页。15执行执行(zhxng)(zhxng)一个总线操作所需要的时间称为总线周期。一个总线操作所需要的时间称为总线周期。第14页/共38页第十五页，共38页。16 一个基本的总线周期一个基本的总线周期(zhuq)(zhuq)通常包含通常包含 4 4 个个T T状态，状态，按时间的先后顺序分别称
10、为按时间的先后顺序分别称为T1T1、T2T2、T3T3、T4T4 总线周期T1T2T3T4CLK第15页/共38页第十六页，共38页。17执行一条指令所需要的时间称为指令周期。执行一条指令所需要的时间称为指令周期。执行一条指令的时间执行一条指令的时间:是取指令、执行指令、取操作数、存放结果所需时间的总和是取指令、执行指令、取操作数、存放结果所需时间的总和(z(z ngh)ngh)。用所需的时钟周期数表示。用所需的时钟周期数表示。（四）指令(zhlng)周期例 MOV BX,AX 2个T周期(zhuq)MUL BL 7077个T周期(zhuq)第16页/共38页第十七页，共38页。18不同指令的
11、执行时间（即指令周期）是不同的不同指令的执行时间（即指令周期）是不同的;同一同一(tngy)(tngy)类型的指令，由于操作数不同，指令周期也不同类型的指令，由于操作数不同，指令周期也不同例 MOV BX,AX 2个T周期(zhuq)MUL BL 7077个T周期(zhuq)MOV BX,AX 14个T周期(zhuq)第17页/共38页第十八页，共38页。19例2 执行ADD BX,AX 包含:（1）取指令 存储器读周期（2）取(DS:BX)内存单元操作数 存储器读周期（3）存放(cnfng)结果到(DS:BX)内存单元 存储器写周期例1 执行(zhxng)MOV BX,AX 包含:取指令 存
12、储器读周期 执行指令的过程中，需从存储器或I/O端口读取或存放数据，故一个(y)指令周期通常包含若干个总线周期.第18页/共38页第十九页，共38页。20 8088CPU取指令、执行指令分别由BIU、EU完成(wn chng)，取指和执行指令可以是并行的，故8088CPU的指令周期 可以不考虑取指时间。第19页/共38页第二十页，共38页。21 为为实实现现某某个个操操作作，芯芯片片上上的的引引脚脚信信号号在在时时钟钟信信号号的的统统一一控控制制下下，按按一一定定的的时时间间顺顺序序发发出出(fch)(fch)有有效效信信号号，这这个个时时间间顺序就是时序。如存储器写操作时序，顺序就是时序。如
13、存储器写操作时序，I/O I/O端口读操作时序。端口读操作时序。（五）时序(sh x)数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接口输出设备CPU第20页/共38页第二十一页，共38页。22l l描述某一操作过程中，描述某一操作过程中，l l 芯芯片片/总总线线(z(z n n xin)xin)上上有有关关引引脚脚信信号号随随时时间间发发生生变变化化的的关关系系图图，即时序图。即时序图。（六）、时序(sh x)图时间有关引脚信号T1T2T3T4A19A0D7D0ALECLKMEMR例 IBM PC/XT 总线上存储器读周期时序第21页/共38页第二十二页，共38页
14、。23n n1、I/O端口、存储器读周期时序n n 指8088CPU从I/O端口或存储器读取数据时，n n 各 有 关 引 脚 信 号 随 时 间(shjin)变化的情况。n n 数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接口输出设备CPU第22页/共38页第二十三页，共38页。248088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRES
15、ETI/O端口、存储器读周期(zhuq)时序T1T2T3T4A19A16/S6S3IO/MA15A8ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高IO 低Mem AD7AD0第23页/共38页第二十四页，共38页。25例 假设(jish)(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行 MOV AL,BX 指令MOV AL,BX包含一个从存储器读操作DSESSSCSIP数据暂存器PSW标志寄存器执行部件控制电路指令译码器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组指令队列总线接口控制电路运算器地址加法器、指令
16、1指令2指令3指令4、数据1数据29Ah、地址总线AB数据总线DB控制总线CB地址译码器第24页/共38页第二十五页，共38页。26(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行(zhxng)MOV AL,BX 1.IO/M变低，CPU将对内存进行操作2.A19A0上出现地址信号 0011 0101 0000 0000 1100 A19 A15 A11 A7 A3 A03.ALE上出现正脉冲信号4.DT/R变低，数据收发器处于接受状态T1状态T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A1
17、9A16 D7 D0第25页/共38页第二十六页，共38页。27T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0n n5.A19A165.A19A16上上出出现现(chxin)(chxin)状状态态信号信号n n 0 0 IF IF 1 1 1 1（P153P153）n n S6 S5 S4 S3 S6 S5 S4 S3 使用使用DSDSn n S6=0 S6=0（80888088与总线连）与总线连）n n6.AD7AD06.AD7AD0变高阻态变高阻态n n7.RD7.RD变低变低n n 发给内
18、存发给内存,CPU,CPU将进行读操作将进行读操作n n8.DEN 8.DEN 变低变低n n 允许数据收发器进行数据传送允许数据收发器进行数据传送T2状态(zhungti)(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行(zhxng)MOV AL,BX 第26页/共38页第二十七页，共38页。28T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行(zhxng)MOV AL,BX T3状态9.AD7A
19、D0上出现数据信号 1 0 0 1 1 0 1 0 AD7 AD0 数据由 3500CH 内存单元送出第27页/共38页第二十八页，共38页。29T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行(zhxng)MOV AL,BX 10.RD变高，CPU从数据线上读数据,将数据9AH读到AL中11.DEN变高，数据收发器与总线断开，AD7AD0 变高阻态T4状态第28页/共38页第二十九页，共38页。30说明:在T3上升(shn
20、gshng)沿检测READY为低电平，则下一个T状态为Tw，其上升(shngshng)沿检测READY为高电平，则下一个为T4。TW状态：等待状态,总线上信息与T3状态信息相同。此状态为配合CPU和外设数据传输,外设通过READY线发“数据未准备(zhnbi)好”,CPU则在T3状态后插入TW状态；外设通过READY线发“准备(zhnbi)好”，CPU则脱离TW状态，进入T4状态。数据l插入一个Tw的RD有效时间为3T=630ns2、具有等待(dngdi)状态的总线读周期第29页/共38页第三十页，共38页。313、I/O端口、存储器写周期时序(sh x)指8088CPU向I/O端口或存储器进
21、行写数据时，各有关引脚信号随时间变化的情况。数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接口输出设备CPU第30页/共38页第三十一页，共38页。32I/O端口、存储器写周期(zhuq)时序T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高IO 低Mem8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLD
22、AWRIO/MDT/RDENALEINTATESTREADYRESET第31页/共38页第三十二页，共38页。33例 假设(jish)(DS)=6000H,(DI)=300AH,(BL)=7CH 执行 MOV DI,BL指令MOV DI,BL包含一个向存储器写操作DSESSSCSIP数据暂存器PSW标志寄存器执行部件控制电路指令译码器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组指令队列总线接口控制电路运算器地址加法器、指令1指令2指令3指令4、数据17Ch数据3、地址总线AB数据总线DB控制总线CB地址译码器第32页/共38页第三十三页，共38页。34 (DS)=6
23、000H,(DI)=300AH,(BL)=7CH 执行(zhxng)MOV DI,BLn n1.IO/M1.IO/M变低，变低，n n CPU CPU将对内存进行操作将对内存进行操作n n2.A19A02.A19A0上出现地址信号上出现地址信号n n 0110 0011 0000 0000 1010 0110 0011 0000 0000 1010n n A19 A19 A15 A15 A11 A11 A7 A7 A3 A0A3 A0n n3.3.ALEALE上上 出出 现现 正正 脉脉 冲冲(michng)(michng)信号信号n n4.DT/R4.DT/R变高，数据收发器发送变高，数据收
24、发器发送T1状态(zhungti)T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0第33页/共38页第三十四页，共38页。35T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0 (DS)=6000H,(DI)=300AH,(BL)=7CH 执行(zhxng)MOV DI,BL5.WR变低，发给内存，CPU将进行读6.A19A16上出现状态信号 0 IF 1 1 S6 S5 S4 S3 使用DS7.DEN
25、 变低，允许数据收发器进行数据传送8.AD7AD0上出现数据信号 即BL的内容 0 1 1 1 1 1 0 0AD7 AD0T2状态第34页/共38页第三十五页，共38页。36T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0 (DS)=6000H,(DI)=300AH,(BL)=7CH 执行(zhxng)MOV DI,BLT3状态(zhungti)9.继续提供状态(zhungti)信号S6S3 数据信号D7D010.维持有关控制信号不变第35页/共38页第三十六页，共38页。37T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0 (DS)=6000H,(DI)=300AH,(BL)=7CH 执行(zhxng)MOV DI,BLT4状态11.WR变高，将数据线上的数据7CH 写到 6300AH 内存单元中12.DEN变高，数据收发器与总线断开，AD7AD0 变高阻态n n进进 入入(jnr(jnr)AL)AL第36页/共38页第三十七页，共38页。作作 业业第37页/共38页第三十八页，共38页。