高速数字电路设计及EMC设计.pdf

《高速数字电路设计及EMC设计.pdf》由会员分享，可在线阅读，更多相关《高速数字电路设计及EMC设计.pdf（45页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。

1、高速数字电路设计及 EMC 设计目录1.高速数字电路设计 .5 1.1 何谓高速数字信号？.5 1.2 微带线、带状线的概念 .5 1.2.1 微带线（Microstrip）.5 1.2.2 带状线（Stripline）.5 1.2.3 经验数据.6 1.2.4 同轴线（coaxial cable）.6 1.2.5 双绞线（twisted-pair cable）.7 1.2.6 等间隔的电容负载的影响.7 1.3 常见高速电路.8 1.3.1 ECL（Emitter Coupled Logic）电路 .8 1.3.2 CML（Current Mode Logic）电路 .9 1.3.3 GTL

2、（Gunning Transceiver Logic）电路 .9 1.3.4 BTL（Backplane Transceiver Logic）电路 .10 1.3.5 TTL（Transistor Transistor Logic）电路 .10 1.3.6 模数转换电路线接收器 .12 1.4 常见电路匹配措施.12 1.4.1 反射.12 1.4.2 终端匹配.13 1.4.3 始端匹配.14 1.5 高速电路设计一般原则和调试方法.16 1.5.1 同步逻辑设计.16 1.5.2 了解选用器件的输入、输出结构，选用恰当的匹配电路；在考虑节省功耗，电路又能容许的情况下，可适当地引入失配。.1

3、8 1.5.3 对极高速率（300MHz 以上）的信号，一般建议选用互补逻辑，以降低对电源的要求。.18 1.5.4 了解每一根高速信号电流的流向（电流环）.18 1.5.5 信号的布线、电源和地层的分割，是否符合微带线、带状线的要求？高速信号要有回路地相配（不是屏蔽地）.18 1.5.6 电源滤波.18 1.5.7 对很高速度的信号要估算其走线延迟。.18 1.5.8 在满足速度要求的前提下，尽量选用工作速率低的器件。.18 1.5.9 差分线尽量靠近走线.18 1.5.10测试方法：选择有50输入的高速示波器，一般自制一个探头，测量点应尽量靠近所观察的位置或者需要该信号的实际位置。一般不建

4、议测输出端的信号波形，与实际使用的位置有一定差别。.19 1.5.11 ringing,crosstalk,radiated noise 数字系统的三种噪声 19 1.5.12 数字信号的绝大部分能量（功率谱密度）集中在fknee之内.19 1.5.13 延时：FR4 PCB，outer trace:140180 ps/inch inner trace:180 ps/inch.19 1.5.14 集总参数与分布参数系统.19 1.5.15 互感、耦合电容的作用（干扰）.19 1.5.16 ECL 电路的上升时间、下降时间的计算.19 1.5.17 在数字系统中，耦合电容引起的串扰比起互感引起的

5、串扰要小。20 1.5.18 传输通道包括器件封装、PCB布局、连接器，至少在 fknee的范围内要有平坦的频响，以保证信号不失真，否则信号在收端可能会遇到上升时间劣化、过冲、振铃、lump 等现象。.20 1.5.19 阻容负载对电流变化的作用.20 1.5.20 噪声容限（noise immunity）：以 10H189器件为例 .20 1.5.21 地反弹（ground bounce）.21 1.5.22 寄生电容 Stray Capacitance的影响：对于高输入阻抗电路影响尤为严重 .21 1.5.23 示波器探针的电气模型 .22 1.5.24 21:1探针：.23 1.5.25

6、 趋肤效应（skin effect）：在高频时导线表面附近的电流密度加大，而中心部分的电流密度减小。趋肤效应使得导线对高频信号的衰减增大。趋肤效应的频率与导体的材料有关。.23 1.5.26 对低频信号，电流流经电阻最小的路径；对高频信号，回流路径的电感远比其电阻重要，高频电流流经电感最小的路径，而非电阻最小的路径。最小电感回流路径正好在信号导线的下面，以减小流出和流入电流通路间的环路面积。.23 1.5.27 负载电容对上升时间的影响.24 1.5.28 直流匹配和交流匹配的功耗比较.24 1.5.29 电源系统设计原则 .25 1.5.30 TTL 和 ECL的混合系统要注意.25 1.5

7、.31 电源线上的电磁辐射防护.25 1.5.32 旁路电容的选取和安装：.25 1.5.33 连接器对高速系统的影响.25 1.5.34 总线：.26 2、电磁兼容性（Electromagnetic Compatibility）.28 2.1 关于电磁兼容性的基本原理.28 2.1.1 下面的电路布局有什么问题？.28 2.1.2 走线可穿过回流平面的缝隙吗？No！.28 2.1.3 走线的电感和电容.29 2.1.4 接地的作用：.29 2.1.5 信号参考点应在何处接至基底(chassis).30 2.1.6 周期信号.31 2.1.7 EMC 三要素.31 2.1.8 共模和差模.32

8、 2.1.9 减小噪声的措施 .33 2.2 信号完整性减小串扰和信号畸变.34 2.2.1.34 2.2.2 屏蔽.34 2.2.3 信号畸变 .35 2.3 通过滤波减小直流电源噪声.35 2.3.1.35 2.3.2 If DC power planes cant be used,then lumped decoupling capacitors must be sized and placed correctly.36 2.3.3 多层 PCB、表贴电容，串联电感在何处？.36 2.3.4 How to distribute DC power from a single supply

9、to both analog and digital circuits?.37 2.4 元件放置与信号层分配.37 2.5 Reducing conducted&radiated emission&susceptibility.38 2.6 电路板 EMC 准则总结.40 2.6.1 Component Placement.40 2.6.2 DC Power Distribution.41 2.6.3 Routing of Signal Output and Return Paths.42 2.6.4 Signal Integrity Reducing Crosstalk and Distor

10、tion.43 2.6.5 High Frequency Transmission Lines.43 2.6.6 Reducing Conducted and Radiated Emissions.44 高速数字电路及EMC 设计1.高速数字电路设计1.1 何谓高速数字信号？高速数字信号由信号的边沿速度决定，一般认为上升时间小于4 倍信号传输延迟时可视为高速信号。平常讲的高频信号是针对信号频率而言的。设计开发高速电路应具备信号分析、传输线、模拟电路的知识。错误的概念：8kHz帧信号为低速信号。1.2 微带线、带状线的概念1.2.1 微带线（Microstrip）wrht)(100000ftpF

11、ZCPDt)(0020ftpHCLZ)(67.0457.0017.1ftnsrPDt)(8.098.5ln41.1870twhZr或)(67.0475.085inchpsr特性阻抗传输延迟固有电容固有电感1.2.2 带状线（Stripline）ttwh传输延迟固有电容特性阻抗固有电感固有电容传输延迟特性阻抗)(017.1ftnsrPDt)()8.0(67.04ln600wtwhZr)(100000ftpFZCPDt)(0020ftpHCLZ或)(85inchpsr1.2.3 经验数据对 FR-4 材料（r在 4.55 之间）：75微带线，w h；50微带线，w2h；25微带线，w3.5h。75

12、带状线，w=h/8；50带状线，w=h/3。1.2.4 同轴线（coaxial cable）rd1d2)(ln60120ddZr)(85inchpsrPDt阻抗：传输延迟：1.2.5 双绞线（twisted-pair cable）drs阻抗：传输延迟：)(ln21200dsZr)(85inchpsrPDt1.2.6 等间隔的电容负载的影响LcLcLcLcLcLc0ZHN个LRSRSV传输线的有效阻抗和传输延迟将发生变化：HNCLCLZ0)(HNCLCLPDt阻抗：传输延迟：对单个负载电容的情况也可以这样计算。1.3 常见高速电路1.3.1 ECL（Emitter Coupled Logic）电

13、路VBB-1.29V2ccV)2.5(vVee典型输入：BAVcc2Vcc1OutOutVee典型输出：特点：非饱和逻辑，克服扩散电容的影响，工作速度很高；射极跟随器输出，驱动能力很强。高电平 -0.88V 左右，低电平1.72V 左右。根据速度不同有 10K(包括 10H)、100K(300K)、100M、100EL 系列器件可供选用。1.3.2 CML（Current Mode Logic）电路以 Philips器件为例介绍其输入、输出Out100100Out典型输出：5050ININ典型输入：特点：低电压摆幅（200 400 mVpp），干扰、辐射小；输入 50阻抗；地平面作参考电压（而

14、ECL为-2V）；信号差分传输。1.3.3 GTL（Gunning Transceiver Logic）电路典型输出：Vcc偏压VoutVccVin典型输入：Vref(0.8V)偏压特点：低功耗；工作频率可达 100MHz或 200MHz；电压摆幅小（VOLmax=0.4V,VOHmin=1.2V）。Vcc。Vcc 1.3.4 BTL（Backplane Transceiver Logic）电路VccVinVref(1.4V)典型输入：VoutVcc典型输出：特点：驱动能力强，用于重负载背板（IOL=100mA）；工作频率小于 75MHz；电压摆幅比 TTL小（VOLmax=1V，VOHmin

15、=2.1V）1.3.5 TTL（Transistor Transistor Logic）电路以 ABT（Advanced BiCMOS Technology）为例。VinVcc典型输入：Vcc典型输出：特点：驱动能力强，IOH达 32mA，IOL达 64mA；高电平输出电阻约30,低电平输出电阻 t r一般取 R、C串联阻抗值比 Z0大一些以降低功耗。对于周期性不强的信号（如帧脉冲），不建议使用交流匹配。1.4.2.2 ECL电路的匹配（1）单端匹配方式 1-5.2VECL-5.2V-5.2VECLZ0R2R1R1R2=Z0，VVRRR2)2.5(211(2)单端匹配方式 2-5.2VECL-

16、2V-5.2VECLZ0RR=Z0(3)差分电路匹配Z0RZ0ECL-5.2VR1R1ECL-5.2VCR/2R/2ECL-5.2V或者R=2Z0，R1要保证 ECL输出电路的偏置电流。对差分电路而言，一般要求两条信号线并行、等长走线，相距越近越好。这时由于线间耦合电容的因素，传输线阻抗的计算在把这种影响考虑进去。差分电路的匹配可以采用两个独立的单端匹配方式。对于 PECL电路，匹配方式相似，只是将-5.2V 换成地，地换成 Vcc即可。1.4.2.3其它电路对于 GTL、BTL电路，由于采用的是开漏、开集输出的方式，因此负载电阻就是匹配电阻，接在相应的电源上即可。GTL电路是一种基于50阻抗

17、的设计，匹配时要结合信号幅度、偏置电压、耗合方式等综合考虑，没有统一规则。1.4.3 始端匹配（1）TTL电路Z0RTTLTTL一般取 R略小于 Z0，由于在终端有一次全反射（L=1），在始端的信号波形边沿有一个台阶，一般不要取这点的信号来设计电路。（2）ECL电路R-5.2VECL-5.2VECLZ0-5.2VR1R1 5.23Z0+7，R 6.23Z0 R1（3）其它电路不推荐使用始端匹配。1.5 高速电路设计一般原则和调试方法1.5.1 同步逻辑设计高速电路的最优设计，尽量利用一个同步系统时钟产生各种逻辑，尽量避免依赖于时延来设计系统，避免采用异步逻辑。1.5.1.1复接电路举例8:1

18、的同步复接器 D0 D1 D2 D3 D4 D5 D6 D7 D7 D6 D5 D4 D3 D2 D1 D0In:Out:设计思路：同步 load；同步移位。复接时钟（高速）D QLOADCKD70Q70load每个低速数据周期内load 信号有效一次Q0复接时钟复接码流D QQ1D QQ2D QQ3D QQ4D QQ5D QQ6D QQ7D Q根据上述思路，可以构成下面的基本单元：QnDnCKQn-1LOADD QQn-1 QnDnLOADCK或：将 8 个这样的功能单元首尾串接，就可以实现同步复接功能。CKLOADD0Qn-1 QnDnLOADD1Qn-1 QnDnLOADD2Qn-1 Q

19、nDnLOADD6Qn-1 QnDnLOADD7Qn-1 QnDnLOAD注意：LOAD信号必须由复接时钟产生；LOAD信号为 1/8 占空比的脉冲信号；不建议用复接时钟下降沿产生LOAD 信号；利用分频器的触发器固有延迟和二选一组合逻辑的延迟，即可保证复接电路的时序正常。LOADCKD701.5.1.2分接电路举例14 的同步分接器In:Out:D7 D6 D5 D4 D3 D2 D1 D0D7 D3D6 D2D5 D1 D4 D0设计思路：同步移位；同步分接。Q30CECKD QCEoutCKDinQ3Q2D QQ1D QQ0D QD Q注意：所有的电路定时、移位、分接均由同一高速时钟CK

20、产生或控制；CE（时钟使能）与复接电路的LOAD 信号类似，为 1/4 占空比的脉冲信号；不建议使用时钟信号的下降沿。DinCECKD7 D6 D5 D4 D3 D2 D1 D0DCKCED Q 很多器件都可提供CE 功能。若没有，可自行产生：1.5.1.3组合逻辑影响时序的一个重要因素。1.5.2 了解选用器件的输入、输出结构，选用恰当的匹配电路；在考虑节省功耗，电路又能容许的情况下，可适当地引入失配。1.5.3 对极高速率（300MHz 以上）的信号，一般建议选用互补逻辑，以降低对电源的要求。1.5.4 了解每一根高速信号电流的流向（电流环）1.5.5 信号的布线、电源和地层的分割，是否符

21、合微带线、带状线的要求？高速信号要有回路地相配（不是屏蔽地）1.5.6 电源滤波1.5.7 对很高速度的信号要估算其走线延迟。1.5.8 在满足速度要求的前提下，尽量选用工作速率低的器件。1.5.9 差分线尽量靠近走线终端匹配元件一定要放在最靠近传输线末端的地方。集总参数电路，增加阻尼、降低Q值可防止振荡。1.5.10 测试方法：选择有50输入的高速示波器，一般自制一个探头，测量点应尽量靠近所观察的位置或者需要该信号的实际位置。一般不建议测输出端的信号波形，与实际使用的位置有一定差别。1.5.11 ringing,crosstalk,radiated noise 数字系统的三种噪声1.5.12

22、 数字信号的绝大部分能量（功率谱密度）集中在fknee之内fkneert5.0 (tr:10%90%上升时间)因此电路在超过 fknee的频率范围对数字信号的影响甚小，在低于 fknee的范围要求电路有平坦的响应，以保证理想的波形。1.5.13 延时：FR4 PCB，outer trace:140180 ps/inch inner trace:180 ps/inch 1.5.14 集总参数与分布参数系统上升沿长度)(延时Dtlr线长小于 1/6 上升沿长度时视为集总参数系统，否则为分布参数系统。1.5.15 互感、耦合电容的作用（干扰）dtdILVdtdVcIMMMM,+-I(t)VMCM1.

23、5.16 ECL 电路的上升时间、下降时间的计算VCCREVTRPDCLVHI90%10%VLOtrttr=2.2RECL（RE：等效射极串联电阻，7；CL：负载电容）VTRPDCLVHIVLOtftVT)9.011.01ln(KKCRtLPDf，THILOHIVVVVKVT=-5.2V时，tf=0.164RPDCL VT=-2V时，tf=0.987RPDCL1.5.17 在数字系统中，耦合电容引起的串扰比起互感引起的串扰要小。1.5.18 传输通道包括器件封装、PCB 布局、连接器，至少在fknee的范围内要有平坦的频响，以保证信号不失真，否则信号在收端可能会遇到上升时间劣化、过冲、振铃、l

24、ump 等现象。1.5.19 阻容负载对电流变化的作用I(t)CR+-V(t)dttdVCRtVtI)()()(，22)()(1)(dttdVCdttdVRdttdI电阻上RtVdttdIr1)(max电容上CtVdttdIr2m ax52.1)(互感串扰中电流的影响，反比于上升时间tr。例：TTL驱动 50pF负载，设 V=3.7V,tr=2ns,sAdtdI/100.77ECL驱动 50负载，设V=1V,tr=0.7ns,sAdtdI/108.271.5.20 噪声容限（noise immunity）：以 10H189器件为例为什么需要容限？容限是为了补偿数字信号在实际系统中不够理想的传输

25、和接收。若没有适当的容限，系统在下述信号畸变的场合将不能工作：1、直流电流在不同器件的地间形成电位差，因此发送、接收器件的参考地有电位差；2、高速回流电流在地通道的电感上产生压降，引起器件间电位差；3、邻线上的信号通过电容耦合或互感引入串扰，叠加到接收信号上；4、振铃、反射、长线使信号畸变；5、某些器件的阈值电压是温度的函数。对高速系统，24 项表现尤为突出噪声容限=VVVVOLOHIHOHminmaxminVVVVOLOHOLILminmaxmax或对 10KH器件为 17.8，对 74AS器件为 9.1，可见 ECL比 TTL器件有更好的噪声容限。1.5.21 地反弹（ground bou

26、nce）CIdischargeLGND+ABVinVccVGND+IedischGNDGNDdtdLVarg由于输出的开关引起的内部地参考电压的偏移称为地反弹。地反弹电压 VGND和输出电压相比较小，因此对发送信号影响不大，主要影响接收，相当于叠加在输入信号上的一个噪声信号。若有多个输出同时开关，则噪声电压将增加若干倍。几种封装的引线电感：14pin DIP68pin DIP68pin PLCCWire bonded to hybrid substrate8nH35nH7nH0.1nH减小地反弹的办法：降低开关速度；封装时增加地引线；对功率级另外分配电源脚；对输入电路分配一个地参考引脚；差分输

27、入。1.5.22 寄生电容 Stray Capacitance的影响：对于高输入阻抗电路影响尤为严重相邻管脚间电容：PIP144pF，PLCC68 7pF。1.5.23 示波器探针的电气模型IRS-+探针输入电容、电阻L10M 10pFVRSI去示波器L 为地环路电感LCtr4.3，RSCLQ/(RS太小时会引起频响曲线出现尖峰)Q=1，16过冲；Q 2，44过冲；Q3KHz，电抗 电阻。！自感随环路面积的增加而增加L1L2L2L1(长度相等的两段线)！对 f10KHz，电流流经的路径为最小阻抗最小电抗最小电感最小环路。10MHz 时钟同轴电缆大环小环I时钟ICviavia背面为地平面这是回流

28、通道？No！2.1.2 走线可穿过回流平面的缝隙吗？No！时钟ICviavia地平面2.1.3 走线的电感和电容CCLLI平行线LC=常数 等效电路为什么导线对电感最大？。对电路板走线，自感（线长 l）ws线宽间距log。SLW2.1.4 接地的作用：为人员和设备的安全；提供一个信号电压参考。！每个电流需要一个回流通道而不是一个地。信号地信号回流。回流这是单点接地吗？+5VGND+15VIC单点地这里的单点接地有没有问题？IC1GNDIC1GNDIC1GND单点接地2.1.3 走线的电感和电容CCLLI平行线LC=常数 等效电路为什么导线对电感最大？。对电路板走线，自感（线长 l）ws线宽间距

29、log。SLW2.1.4 接地的作用：为人员和设备的安全；提供一个信号电压参考。！每个电流需要一个回流通道而不是一个地。信号地信号回流。回流这是单点接地吗？+5VGND+15VIC单点地这里的单点接地有没有问题？IC1GNDIC1GNDIC1GND单点接地2.1.6 周期信号A0.5AtRtP周期信号lgAlgf1/tp1/tR频谱包络20dB/decade40dB/decade最大脉冲频率Rtf1max或 20基频tR=1ns,fmax=318MHz。尺寸/20 集总电路分布电路不需匹配可能要匹配不要控制 Z0 需控制 Z0 EM辐射小可能有 EM辐射2.1.7 EMC 三要素2.1.7.1

30、干扰源能量耦合机理敏感系统2.1.7.2耦合机理：传导（连线电源线，共用线）电场（电容耦合）近场磁场（互感耦合）近场电磁场（辐射）远场传导耦合：IC#2IC#1磁耦合：开关电流与环路间互感引起M电容耦合：由开关电压、耦合电容、高阻电路引起CZsZLEM辐射：由高频源和天线引起PCBRF源ICMEM.RAD电缆（天线）2.1.7.3 减小电磁辐射的措施：减小 RF源强度（高速信号差模滤波）减小天线上的共模电流（减小DM 向 CM 的转化）减小天线长度RF源RF源线线线后者比前者辐射大。应使RF源位于天线末端。使所有金属结构在同一RF电压n半波长电路电缆长度时，辐射最强！2.1.8 共模和差模IC

31、MIDM共模电流辐射大差模电流辐射小共模磁通外侧最大差模磁通内侧最大通过阻抗平衡可减小CM能量向 DM能量的转化。ZsZLVDM+-+-VCMZs/2Zs/2ZL/2ZL/2+-VDM=0VCM+-模式选择滤波器：差模穿通，共模阻塞ferrite sleeve在谐振频率点作用较明显，非谐振点不明显。幅度选择滤波器：非线性元件二极管或变阻器负载阻抗决定的串联或旁路滤波器：ZseriesZshuntZloadZload 很大时，选ZshuntZload电感、电容的变化：频率增加旁路滤波元件的选取：M磁通两线入-出间有较大互感四线减小了互感2.1.9 减小噪声的措施minimize bandwidt

32、h(filtering);use layout to provide self shielding;use balanced circuits(ex.diff.receivers)2.2 信号完整性减小串扰和信号畸变2.2.1 IC1IC2067 MRV7？GND地反弹：是一个 IR 还是 MdI/dt 的问题？2.2.2 屏蔽poorexternal magnetic fluxno external fluxexcellent一般规则：Self shielding occurs when the return current is allowed to surround the outgoi

33、ng current.poorbetterexcellent减小串扰的截面和导线布局：12fair(microstrip)12much better(stripline)12best将屏蔽导线用作信号回流线：IC#1IC#2高速线屏蔽线绞线对减小互感：L1L2I3L1 L2M13M23磁屏蔽：shunting change flux path with a high material reflectioncreate opposing flux with eddy currents eddy currentopposingfluxappliedfluxscope屏蔽材料2.2.3 信号畸变信号

34、畸变的形状可能包含了问题的原因：Ringing indicates excessive inductance.Rounding indicates excessive capacitance.sourcecableloadpulseinputRLCRLassume RL=ringing underdamped LR2C/4 rounding overdamped C4L/R2例：R=10,C=20PF，则 L0.5nH 引起振铃。高速传输线概念：“electrically long”means length /20 or propagation delay tr/4 例：1ns 上升时间，则线

35、长大于5cm时需要匹配。2.3 通过滤波减小直流电源噪声EMC for a PCB is most affected by the Z0 of the DC power bus.2.3.1 LLCCC,good filtering;L0,reduced emissionandsuscaptibility.LC=ConstCLZ/0：Z0100,unacceptable.DWCLZ/0WD,LD/W(H/m),C W/D(F/m)Z0377D/W)(/rr2.3.2 If DC power planes cant be used,then lumped decoupling capacitors

36、 must be sized and placed correctly.ICVCLIICC1C2L2L1max/max/minVtIVQCCmax:fser.res.fmax,trLC121一般规则：maximize the distributed capacitance in the DC power bus.minimize the series inductance of lumped decoupling capacitors.2.3.3 多层 PCB、表贴电容，串联电感在何处？ICpadtraceCviaviasignalpowerreturnsignalPreferred loca

37、tion for decoupling capacitor:on the silicon chip;inside the IC package;directly above or below the IC package;built into the DC power&return planes;on the surface of the circuit board.PCB DC power bus decoupling frequency and path of various currents:DCKHzMHzGHz10F100nF1nF100pFDC powerdecouplingcap

38、acitance load2.3.4 How to distribute DC power from a single supply to both analog and digital circuits?1.use only low impedance bus?(one power and one return plane).2.use two separate low impedance buses?(two power and two return planes)3.use one shared return plane and two separate+VDC distribution

39、 planes or traces?+VDC plane with Z01an isolatedsection of+VDCplane to powernoise sourceresistiveferrite beaddivided power planeonecontinuous return plane+VDC plane divided for MHz isolation2.4 元件放置与信号层分配模拟、数字混合 PCB布局D signalA signal+5VDC+VD returnA returnD signalA signal-V+V-V元件布放原则：Laterally segre

40、gate components by the DC Voltage they use.Do not allow different DC voltage planes(+5&15)to overlap.Components using multiple DC voltages(ex.A/D)must straddle the boundary between different voltage areas.Keep all connectors on the same edge of the board.RTN+5VRTNRTN+15V-15VA.outA.inDI/OD/AA/DAMPDig

41、ital+5VDCarea15VDCareaAnalogCan low level and high level circuits share a common current return plane?Yes,but their currents and magnetic fields must not overlap.mAAmps对 f10kHz，将低电流和高电流的回流通道隔开。A/Danalogreturnplanedigitalreturnplaneanalog indigital out“GND”为什么数字输出会振铃？多层 PCB 的分层安排：signalsignalpowerret

42、urnGOOD!signalsignalpowerreturnBAD!2.5 Reducing conducted&radiated emission&susceptibility 磁辐射的证明：pulseprobe两层 PCB传导和辐射发射噪声的原因：高速信号VCMnoiseVDM noisecableDM 电流驱动辐射举例：（高速信号和 I/O 信号间的磁耦合）MIDMPCBVDMcableI/O driverDigital ICMIDMVDM noise规则：All low frequency(kHz)I/O lines need HF(MHz)decoupling to the sig

43、nal return(ground)at the connector to reduce VDM.The signal return(ground)needs a HF(MHz)connection to the metal chassis at the connector to reduce VCM.注意：Electrically unconnected(floating)metal can increase capacitive coupling and EM radiation,typical examples:heat sinks,mechanical parts,unused wir

44、es,crystal cans,capacitor cans.DM 电压驱动辐射：VDMVCMcableLPCBZCICMQ1VDM+-开关管PCB绝缘Ccable减小 DM电压推动辐射措施：减小 DM 电压减小 DM 带宽（增加 tr）（加 RC滤波）减小电容耦合（屏蔽）减小电缆上的 ICM（在连接器处将 PCB与金属盒短接）（连接器上加旁路电容C）（连接器上串电感L）屏蔽电缆可能比非屏蔽电缆辐射更强，与屏蔽体的接法有关。电路板RFICM屏蔽电缆Where should shield be connected?On side of RF source opposite cable.2.6 电

45、路板 EMC 准则总结2.6.1 Component Placement Place components on the board before determining connector pin assignments.Let the circuit board layout dictate the connector pin location and function assignment.Divide the circuit board into different DC voltage areas(12 VDC area,5 VDC area,etc.).Laterally segr

46、egate components based on the DC voltage that they use.Do not allow different DC voltage planes to overlap one another.Components using multiple DC voltages must straddle the boundary between the different voltage areas.Keep all connectors on the same edge of the board.Keep MHz circuits away from co

47、nnectors.Do not allow MHz circuits to be located between connectors.Keep all I/O drivers very close to the connector.Avoid letting the I/O lines come too far onto the board.Provide space for shunt capacitors on all I/O lines.Locate components to minimize the length of high speed clock lines.2.6.2 DC

48、 Power Distribution Do not allow different DC voltage planes to overlap one another.For example the+5V and+15V planes should not overlap.Bipolar DC voltage planes,such as+15V and 15V,should overlap.Maximize the distributed capacitance in the DC power bus.Ideally,use parallel power and return planes

49、with a Z0 1.Minimize the series inductance of any lumped decoupling capacitors.For boards with power and return planes,this inductance is caused by the traces and vias that connect the capacitor to the planes.Provide at least one decoupling capacitor(1-100nF)for each integrated circuit DC power pin.

50、Provide bulk decoupling(F)where the DC power comes onto the board and at the output of each voltage regulator and DC-DC convertor.For boards with power and return planes,the integrated circuits share all the decoupling capacitors on the board.2.6.3 Routing of Signal Output and Return Paths Current t