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1、6.7 时序可编程通用阵列逻辑器件时序可编程通用阵列逻辑器件(GAL)6.7.1 时序可编程逻辑器件中的宏单元时序可编程逻辑器件中的宏单元6.7.2 时序可编程逻辑器件的主要类型时序可编程逻辑器件的主要类型6.7.3通用阵列逻辑通用阵列逻辑GAL6.7 时序可编程通用阵列逻辑器件时序可编程通用阵列逻辑器件(GAL)2、输出结构类型太多，给设计和使用带来不便。、输出结构类型太多，给设计和使用带来不便。2、输出端设置了可编程的输出逻辑宏单元（、输出端设置了可编程的输出逻辑宏单元（OLMC）通过编通过编程可将程可将OLMC设置成不同的工作状态，即一片设置成不同的工作状态，即一片GAL便可实现便可实现
2、PAL 的的5种输出工作模式。器件的通用性强；种输出工作模式。器件的通用性强；GAL的优点：的优点：1、由于采用的是双极型熔丝工艺，一旦编程后不能修改；、由于采用的是双极型熔丝工艺，一旦编程后不能修改；PAL的不足：的不足：1、采用电可擦除的、采用电可擦除的E2CMOS工艺可以多次编程；工艺可以多次编程；3、GAL工作速度快，功耗小工作速度快，功耗小6.7.1 时序可编程逻辑器件中的宏单元时序可编程逻辑器件中的宏单元1.通用阵列逻辑（通用阵列逻辑（GAL）在在PLA和和PAL基础上发展起来的增强型器件基础上发展起来的增强型器件.电路设计者可根据电路设计者可根据需要编程，对宏单元的内部电路进行不
3、同模式的组合，从而使输需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。出功能具有一定的灵活性和通用性。6.7.2 时序可编程逻辑器件的主要类型时序可编程逻辑器件的主要类型2.复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）集成了多个逻辑单元块，每个逻辑块就相当于一个集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以与周围的它们之间的信息交换，也可以与周围的I/O模块相连，实现与芯片模块相连，实现与芯片外部
4、交换信息。外部交换信息。3.现场可编程门阵列（现场可编程门阵列（FPGA）芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成密电路。它更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，可使整个数字系统（包括软、硬件系统）都
5、在单个芯片上运行，即所谓的即所谓的SOC技术。技术。GAL的电路结构与的电路结构与PAL类似，由可编程的与逻辑阵列、类似，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成，但固定的或逻辑阵列和输出电路组成，但GAL的输出端增设了的输出端增设了可编程的的输出逻辑宏单元（可编程的的输出逻辑宏单元（OLMC）。）。通过编程可将通过编程可将OLMC设置为不同的工作状态，可实现设置为不同的工作状态，可实现PAL的所有输出结构，的所有输出结构，产生组合、时序逻辑电路输出。产生组合、时序逻辑电路输出。6.7.3通用阵列逻辑通用阵列逻辑GAL可编程与阵列可编程与阵列（32X64位）位）2、GAL举例举例G
6、AL16V8的电路结构图的电路结构图8个个输输入入缓缓冲冲器器298个反馈个反馈/输入输入缓冲器缓冲器8个三态个三态输出缓冲输出缓冲器器12198个输出逻辑宏单个输出逻辑宏单元元OLMC输出使能缓输出使能缓冲器冲器数据选择器数据选择器乘积项数据选乘积项数据选择器择器(2(2选选1)1)输出数据选择输出数据选择器器(2(2选选1)1)三态数据选择器三态数据选择器(4(4选选1)1)反馈数据选择反馈数据选择器器(4(4选选1)1)4 4个数据选择器：用不同的控制字实现不同的输出电路结构形式个数据选择器：用不同的控制字实现不同的输出电路结构形式乘积项数据选择器：乘积项数据选择器：根据根据AC0和和A
7、C1(n)决定与逻辑阵列的第一乘决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在积项是否作为或门的一个输入端。只有在G1的输出为的输出为1时，第一乘时，第一乘积项是或门的一个输入端。积项是或门的一个输入端。乘积项数据选择器乘积项数据选择器(2选选1)OMUX：根据根据AC0和和AC1(n)决定决定OLMC是组合输出还是寄存器是组合输出还是寄存器输出模式输出模式输出数据选择器输出数据选择器(2选选1)OMUX三态数据选择器三态数据选择器(4(4选选1)1)三态数据选择器受三态数据选择器受AC0和和AC1(n)的控制，用于选择的控制，用于选择输出三态缓冲器的选通信输出三态缓冲器的选通信号
8、。可分别选择号。可分别选择VCC、地、地、OE和第一乘积项。和第一乘积项。工作AC0 AC1(n)TX（输出）输出）0 1地电平地电平0 0VCC1 0OE1 1第一乘积项第一乘积项工作工作高阻高阻OE=1，工作工作OE=0，高阻，高阻1，工作工作0，高阻，高阻三态缓冲器三态缓冲器的工作状态的工作状态FMUX：根据根据AC0和和AC1(n)的不同编码，使反向传输的电信号也对应不同的不同编码，使反向传输的电信号也对应不同。反馈数据选择器反馈数据选择器(4选选1)OMUX功功 能能组合组合SYNAC0 AC1(n)XOR(n)输出相位输出相位备备 注注专用输入专用输入101 1，11脚为数据输入端
9、，输脚为数据输入端，输出三态门禁止出三态门禁止 专用组合输专用组合输出出10001反相反相同相同相1，11脚为数据输入端，组脚为数据输入端，组合输出，三态门选通合输出，三态门选通 反馈组合输反馈组合输出出11101反相反相同相同相同上，三态门由第一乘积项同上，三态门由第一乘积项选通，反馈取自选通，反馈取自I/O口口时序电路中时序电路中的组合输出的组合输出01101反相反相同相同相1脚接脚接CP，11脚接脚接OE，该该宏单元为组合输出，但至少宏单元为组合输出，但至少有一个宏单元为寄存器输出有一个宏单元为寄存器输出寄存器输出寄存器输出01001反相反相同相同相1脚接脚接CP，11接接OE5.GAL
10、的编程与开发的编程与开发软件工具软件工具硬件工具硬件工具 时序电路的分析，首先按照给定电路列出各逻辑方程组、进时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。成设计任务。小小 结结时序逻辑电路一般由组合电路和存储电路两部分构成。它们在时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。状态有关。时序电路可分为同步和异步两大类。逻辑方程组、状态逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。析和设计时序电路的主要依据和手段。