(精品)数字电子技术基础6.ppt

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1、时序电路计数器部分时序电路计数器部分5.2 5.2 计数器计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器计数器的分类：5.2.2 5.2.2 二进制计数器二进制计数器一、二进制同步计数器3位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：状态方程：根据计数器现态和次态的关系得计数器的次态卡诺图。然后分解为三个触发器的次态卡诺图然后分解为三个触发器的次态卡诺图然

2、后分解为三个触发器的次态卡诺图然后分解为三个触发器的次态卡诺图由卡诺图得到三个次态状态方程根据JK触发器的特性方程：求驱动方程进行状态方程的变换得驱动方程画逻辑图从图中可见所有JK触发器全都构成了T触发器的形式，由此推广到n位二进制同步加法计数器。得：驱动方程输出方程 用T触发器构成二进制同步加法计数器 如果把触发器FFi换成T触发器，把FFi的时钟方程改变成为:那么就可方便地用T触发器构成n位二进制同步加法计数。下图所示便是用3个T触发器按照这种方法构成的3位二进制同步加法计数器的逻辑电路图。计数器计数容量、长度或模的概念计数器计数容量、长度或模的概念 把一个具体的计数器能够记忆输入脉冲的数

3、目叫做计数器的计数容量、长度或模，如一个3位二进制同步加法计数器，从状态000开始，输入8个CP脉冲时，就计满归零，显然该计数器的容量或长度有时又称之为模8。所谓计数器的容量、长度或模，就是电路的有效状态数。如果用n表示状态图中二进制数的位数，也就是计数器中触发器的个数，用M表示计数器的容量、长度或模，那么在二进制计数器中有 M=2n 在十进制计数器(一位)中M=10，在N进制计数器中M=N。二、二进制同步减法计数器 现以3位二进制同步减法计数器为例，说明二进制同步减法计数器的构成方法和连接规律。1结构示意框图与状态图 3位二进制同步减法计数器的结构示意图。CP是输入减法计数脉冲，每输入一个C

4、P脉冲，计数器就减一个1，当不够减时就向高位借位，显然向高位借来的1应当8，8-1=7。因此在状态图中，当状态为000时，输人一个CP脉冲，不够减，向高位借1当8，减去1后剩7，所以计数器的状态应该由000转换到111，同时应向高位送出借位信号，图中的输出信号B就是要送给高位的借位信号。下图是根据二进制递减计数规律画出的状态图。000 00l 010 011 100 101 110 111000 00l 010 011 100 101 110 111/0/0/0/0/0/0/0B 借位输出排列：Q2n Q1nQ0n/1选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方

5、程：时钟方程：状态方程：作同步减法计数器的次态卡诺图。然后分解为三个触发器的次态卡诺图然后分解为三个触发器的次态卡诺图然后分解为三个触发器的次态卡诺图然后分解为三个触发器的次态卡诺图由卡诺图得到三个次态状态方程根据JK触发器的特性方程：求驱动方程进行状态方程的变换得驱动方程JK触发器接成T触发器，即J0=K0=1、Ji=Ki=Ti从图中可见所有JK触发器全都构成了T触发器的形式，由此推广到n位二进制同步减法计数器。得：驱动方程输出方程 用T触发器构成二进制同步加法计数器 如果把触发器FFi换成T触发器，把FFi的时钟方程改变成为:（三）二进制同步可逆计数器（三）二进制同步可逆计数器设用U/D表

6、示加减控制信号，且U/D0时作加计数，U/D 1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程电路图 双时钟输入二进制同步可逆计数器 如果用CPU表示加计数脉冲、CPD表示减计数脉冲，那么按照时钟方程式用T触发器级连起来，便可得到双时钟输入二进制同步可逆计数器。对于双时钟输入3位二进制同步可逆计数器，根据上式可写出下列时钟方程：双时钟可逆计数器的CPU和CPD只能分时工作，否则计数器无法正常工作。4 4位集成二进制同步加法计数器位集成二进制同步加法计数器74LS161/16374LS

7、161/163CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CTT=CTP=1时，按照4位自然二进制码进行同步二进制计数。CR=LD=1且CTTCTP=0时，计数器状态保持不变。74LS16374LS16374LS16374LS163的引脚排列和的引脚排列和的引脚排列和的引脚排列和74LS16174LS16174LS16174LS161相同，不同之处是相同，不同之处是相同，不同之处是相同，不同之处是74LS16374LS16374LS16374LS163采用采用采用采用同步清零方式。同步清零方式。同步清零方式。同步清零方式。74161的状态表（异步清零）74163的状态表（

8、同步清零）双双4 4位集成二进制同步加法计数器位集成二进制同步加法计数器CC4520CC4520CR=1时，异步清零。CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。CC4520的状态表74191的状态表74191是单时钟二进制可逆计数器4 4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS19174LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO/BO是进位借位信号输出端；

9、RC是多个芯片级联时级间串行计数使能端，CT0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4 4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS19374LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。74193的状态图741

10、93是双时钟二进制同步可逆计数器，除此之外还有74LS193、CD40193都是4位二进制同步可逆计数器。二、二进制异步计数器二、二进制异步计数器（一）3位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程：电路图状态方程：CP下降沿有效Q0下降沿有效Q1下降沿有效 如选用上升沿触发的边沿触发器 当选用的是时钟脉冲上升沿触发的边沿触发

11、器时，则可得下面的时序图。时钟方程：FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。用3个上升沿触发的边沿JK触发器构成的二进制异步加法计数器（二）3位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时即Q0由1变0时翻转FF2在Q1由0变1时即Q1由1变0时翻转。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T 型。驱动方程：电路图状态方程：CP下降沿有效Q0下降沿有效Q1下降沿有效

12、二进制异步计数器级间连接规律(三）4位集成二进制异步加法计数器74LS197CR=0时异步清零。CR=1、CT/LD=0时异步置数。CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。74197、74LS197的状态表74197、74LSl97叫做二-八-十六进制计数器。属于二-八-十六进制异步加法计数器的芯片还有74177、74S197、74293、74LS293等，

13、属于双4位二进制异步加法计数器的芯片有74393、74LS393。而CMOS集成异步计数器有7位的CC4024、12位的CC4040、14位的CC4060等。选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。5.2.3 5.2.3 十进制计数器十进制计数器1、十进制同步计数器状态图输出方程：时钟方程：十进制同步加法计数器求状态方程：先画出计数器的次态卡诺图状态方程电路图比较，得驱动方程：将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。1010 1011 01001100 1011 01001110 111

14、1 0000/0 /1/0 /1/0 /1（二）十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：时钟方程：次态卡诺图状态方程比较，得驱动方程：电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。1111 1110 01011101 1100 00111011 1010 0101/0 /0/0 /0/0 /0(三）十进制同步可逆计数器 把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。画出8421

15、BCD码的十进制可逆计数器的状态图 0/0 0/0 0/0 0/0 0000 0001 0010 0011 0100 1/0 1/0 1/0 1/0 0/1 0/0 1/1 1/0 1/0 1/0 1/0 1/01001 1000 0111 0110 0101 0/0 0/0 0/0 0/0 输出方程：得驱动方程：（四）集成十进制同步计数器（四）集成十进制同步计数器1.集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制同步加法计数器。此外，74160和7416

16、2的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。当CR=0时，异步清零功能 当CR=1、LD=0，同步置数功能 当CR=LD=1、CTP=CTT=1，同步计数功能2.集成十进制同步可逆计数器 74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。保持功能 当CR=LD=1、CTPCTT=0时，计数器保持原来状态不变。这里有两种情况：当CTP=0、CTT=1时，进位输出信号也保持，即CO=Q3nQ0n；若CTT=0，则CO=CTTQ3nQ2n

17、=0，即进位输出端为低电平。值得注意的是，74162、74S162、74LS162采用的是同步清零方式，即当于CR=0时需CP上升沿到来时，计数器才被清零。CMOS电路中有十进制同步减法计数器，其型号是CC4522、C182。74190的状态图74192的状态图选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。二、十进制异步计数器二、十进制异步计数器状态图输出方程：（一）十进制异步加法计数器时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基

18、本原则：在满足翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。FF1在t2、t4、t6、t8时刻翻转，可选Q0。0 00 00 00 0次态卡诺图状态方程CP下降沿有效Q0下降沿有效Q1下降沿有效Q0下降沿有效比较，得驱动方程：CP下降沿有效Q0下降沿有效Q1下降沿有效Q0下降沿有效电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态。1010 1011 01001100 1101 0

19、1001110 1111 0000/0 /1/0 /1/0 /1电路能够自启动（二）十进制异步减法计数器（二）十进制异步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：0000t1t2t3t4t5t6t7t8t9t10十进制异步减法计数器的时序图00001001 1000 0111 0110 0101 0100 0011 0010 0001 0000FF0每输入一个CP翻转一次，只能选CP。FF2在t3、t7时刻翻转，可选Q1。FF3在t1、t3时刻翻转，可选Q0。FF1在t3、t5、t7、t9时刻翻转，可选Q0。次态卡诺图状态方程CP下

20、降沿有效Q0下降沿有效Q1下降沿有效Q0下降沿有效整理得驱动方程1111 1110 01011101 1100 00111011 1010 0001/0 /0/0 /1/0 /1电路能够自启动。电路图（三）集成十进制异步计数器74LS2905.2.4 N5.2.4 N进制计数器进制计数器 利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。一、用同步清零端或置数端归零构成N进制计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS1

21、63；采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS290则具有异步清零和异步置9功能。用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（3）画连线图。SN-1S12-1S111011（2）求归零逻辑。例例例例D0D3可随意处理D0D3必须都接074LS163为同步清零、置数的二进制计数器PN-1代表状态SN-1的译码，而 代表SN-1时状态为1的各个触发器Q端的连乘积。在SN-1状态的译码中，本应

22、为PN-1=是SN-1时状态为0的各个触发器Q端的连乘积。但是在利用同步归零法所获得的N进制加法计数器中，由于SNS2n-1是不会出现的，因此对应的最小项可以作为约束项处理。充分利用这些约束项进行化简之后 被削去即由变量卡诺图可得N=1时：SN-1=0000 PN-1=P0=1 m1m15为约束项。N=2时：SN-1=0001 PN-1=P1=Q0n m2m15为约束项。N=3时：SN-1=0010 PN-1=P2=Q1n m3m15为约束项。.N=10时：SN-1=1001 PN-1=P9=Q3nQ0n m10m15为约束项。.N=14时：SN-1=1101 PN-1=P13=Q3nQ2nQ

23、0n m14、m15为约束项。N=15时：SN-1=1110 PN-1=P14=Q3nQ2nQ1n m15为约束项。N=16时：SN-1=1111 PN-1=P15=Q3nQ2nQ1nQ0n 无约束项。二、用异步清零端或置数端归零构成N进置计数器（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。用74LS197来构成一个十二进制计数器。(1)写出状态SN的二进制代码。(3)画连线图。（用二-八-十六异步计数器74LS197）SNS121100(2)求归零逻辑。例例例例D0D3可随意处理D0D3必须都接0用74LS161来构成一个十二进

24、制计数器。SNS121100例例例例D0D3可随意处理D0D3必须都接0SN-1S111011三、提高归零可靠性的方法(一)一种提高归零可靠性的方法 用归零法构成N进制计数器时，由于计数器中各个触发器的动态特性和带负载情况不可能都一样，各种随机干扰信号或大或小总是存在的，因此就可能出现有的触发器已经归零，有的仍然还处在原来的1状态，即最后结果计数器未能真正归零。例如，采用异步归零法时，由CR或LD=PN知道，只要有任何一个触发器翻转到0状态，SN就会消失，归零信号就会撤消，而CR或LD=PN=0一旦撤消，没有来得及翻转的触发器显然就无法再归零了。下图所示是提高归零可靠性的一种电路。其方法是用一

25、个基本RS触发器将CR或LD=0暂存一下，从而保证归零信号有足够的作用时间，使计数器能够可靠归零。RS 同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。12121212位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）位二进制计

26、数器（慢速计数方式）（二）计数器容量的扩展12121212位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。100100100100进制计数器进制计数器进制计数器进制计数器6060进制计数器进制计数器

27、进制计数器进制计数器6464进制计数器进制计数器进制计数器进制计数器上图所示电路中，虚线框内是一个256进制计数器。因为N=180 SN-1=S197=10110011 PN-1=P179=Q7nQ5nQ4nQ1nQ0n上式为电路的同步归零逻辑。时序电路应用：电子钟电路 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲

28、作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。5.3 5.3 寄存器寄存器5.3.1寄存器的主要特点和分类3.3.基本寄存器基本寄存器一、4边沿D触发器 无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。74LS175的状态图(一)管脚排列图和逻辑功能示意图 图(a

29、)所示是双4位锁存器74116的管脚排列图，图(b)所示是其逻辑功能示意图。芯片中集成了两组彼此独立的4位D锁存器，CR是清零端，LEA、LEB是送数控制端，D0D3是数码并行输入端，Q0Q3是并行输出端 二、双4位锁存器74116(a)(b)三、44寄存器阵列74170、74LS170 (一)引出端排列图和逻辑功能示意图 下图所示是44寄存器阵列74170、74LS170的引出端排列图和逻辑功能示意图。AW0、AW1是写入地址码，ENW是写入时钟脉冲；AR0、AR1是读出地址码，ENR是读出时钟脉冲；D0-D3是并行数码输入端；Q0Q3是数码输出端。写入和读出是彼此独立互不干扰的。(二)逻辑

30、功能 4 X 4寄存器内部有一个由16个D锁存器FF00FF03、FF10FF13、FF20FF23、FF30FE33构成的存储矩阵，有4个字W0、W1、W2、W3，每个字有4位Q00Q01、Q10Q13、Q20Q23、Q30Q33。下表为74170、74LSl70的状态表。5.3.3 5.3.3 移位寄存器移位寄存器 移位寄存器可在移位脉冲的作用下，完成不同的移位操作。分为单向移位寄存器和双向移位寄存器。移位寄存器可完成串行输入转并行输出、并行输入转串行输出、串行输入串行输出等不同的操作。一、单向移位寄存器一、单向移位寄存器并行输出时钟方程：驱动方程：状态方程：4位右移移位寄存器并行输出时钟

31、方程：驱动方程：状态方程：4位左移移位寄存器单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。二、双向移位寄存器二、双向移位寄存器M=0时右移M=1时左移由状态表可知，74164具有下列功能：(1)清零功能 当CR=0时移位寄存器异步清零(2)保持功能当 CR=1、CP=0时移位寄存器保持状态不变，Qin+1=Qin(

32、i=07)。(3)送数功能 当CR=1时CP上升沿将加在DS=DSADSB端的二进制数码依次送入移位寄存中。状态方程为：CP下降沿有效三、集成双向移位寄存器74LS194 74LS194的状态表，它十分清晰地反映出4位双向移位寄存器74LS194具有下列逻辑功能：(1)清零功能 当CR=0时，双向移位寄存器异步清零。(2)保持功能 当CR=1时，CP=0或M1=M0=0，双向移位寄存器保持状态不变。(3)并行送数功能 当CR=1、M1=M0=1时，CP上升沿可将加在并行输人端D0D3的数码d0d3送人寄存器中。(4)右移串行送数功能 当CR=1、M0=0、M1=1时，在CP上升沿的操作下，可依

33、次把加在DSR端的数码从时钟触发器FF0串行送入寄存器中。(5)左移串行送数功能 当CR=1、M0=1、M1=0时，在CP上升沿的操作下，可依次把加在DSL端的数码从时钟触发器FF3串行送入寄存器中。5.3.4 5.3.4 移位寄存器型计数器移位寄存器型计数器（一）环形计数器电路特点电路特点电路特点电路特点 即将FFn-1的输出Qn-1接到FF0的输入端D0。电路构成环形，所以称为环形计数器。上图为4位环形计数器。（二）工作原理（二）工作原理（二）工作原理（二）工作原理 根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输

34、入CP脉冲时，环形计数器中各个触发器的Q端或Q端，将轮流地出现矩形脉冲。如要循环移位一个110000100000100100000111101011010110010010110001111011011111001111的有效循环无效循环0的有效循环（三）能自启动的4位环形计数器驱动方程：状态方程：状态表状态表状态图状态图二、扭环形计数器结构特点状态图状态图即将FFn-1的输出Qn-1接到FF0的输入端D0。能自启动的4位扭环形计数器5.4 顺序脉冲发生器 在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（

35、包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。5.4.1 顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。译码器计数器 如使用n位二进制计数器由于有2n个不同的状态，经译码后，可得到2n个顺序脉冲。一、计数器型顺序脉冲发生器输出方程状态方程时序图TT用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。二、移位型顺序脉冲发生器 移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。但增加译码电路可增加状态的利用率。由扭环形计数器构成顺序脉冲发生器增加译码电路时序图时序图时序图时序图本章结束本章结束