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1、第八章可编程器件第1页，共53页，编辑于2022年，星期三8.1 8.1 概述概述一、一、PLD的基本特点的基本特点1.数字集成电路从功能上有分为通用型、专用型数字集成电路从功能上有分为通用型、专用型两大类两大类2.PLD的特点：是一种按通用器件来生产，但逻的特点：是一种按通用器件来生产，但逻辑功能是由用户通过对器件编程来设定的辑功能是由用户通过对器件编程来设定的二、二、PLD的发展和分类的发展和分类 PROM是最早的是最早的PLD第2页，共53页，编辑于2022年，星期三1.PLA 可编程逻辑阵列2.PAL 可编程阵列逻辑3.FPLA 现场可编程阵列逻辑4.GAL 通用阵列逻辑5.EPLD
2、可擦除的可编程逻辑器件6.FPGA 现场可编程门阵列7.ISP-PLD 在系统可编程的PLD三、三、LSI中用的逻辑图符号中用的逻辑图符号第3页，共53页，编辑于2022年，星期三第4页，共53页，编辑于2022年，星期三8.2 8.2 现场可编程逻辑阵列现场可编程逻辑阵列 FPLA特点：特点：与逻辑可编程与逻辑可编程；或逻辑可编程或逻辑可编程；输出缓冲控制输出缓冲控制;组合组合电路和时序电路结构的通用形式电路和时序电路结构的通用形式第5页，共53页，编辑于2022年，星期三A0 An-1W0W(2n-1)D0Dm第6页，共53页，编辑于2022年，星期三可编程与逻辑可编程与逻辑+可编程或逻辑
3、可编程或逻辑+输出缓冲控制输出缓冲控制第7页，共53页，编辑于2022年，星期三第8页，共53页，编辑于2022年，星期三例：用例：用FPLAFPLA实现下列逻辑函数实现下列逻辑函数第9页，共53页，编辑于2022年，星期三第10页，共53页，编辑于2022年，星期三*FPLA与与ROMROM的区别：的区别：ROM的与阵列是固定的，有的与阵列是固定的，有2n 个个Wi字线）；而字线）；而FPLA的与阵列较少，的与阵列较少，ROM采用全部最小项，而采用全部最小项，而PLA采用简化后采用简化后 的与项。的与项。FPLA有熔丝和叠栅两种。有熔丝和叠栅两种。FPLA有三态输出及有三态输出及OC门输出。
4、门输出。因此，因此，PLA有必要化简，以充分利用有必要化简，以充分利用“与项与项”个数。个数。第11页，共53页，编辑于2022年，星期三8.3 可编程阵列逻辑可编程阵列逻辑PAL （Programmable Array Logic）8.3.1 PAL的基本电路结构的基本电路结构一、基本结构形式一、基本结构形式 可编程可编程“与与”阵列阵列+固定固定“或或”阵列阵列+输出电路输出电路最简单的形式为：最简单的形式为：二、编程单元二、编程单元出厂时，所有的交叉点均有熔丝出厂时，所有的交叉点均有熔丝第12页，共53页，编辑于2022年，星期三可编程可编程与阵列与阵列固定或固定或阵列阵列第13页，共5
5、3页，编辑于2022年，星期三8.3.2 PAL8.3.2 PAL的输出电路结构和反馈形式的输出电路结构和反馈形式一一.专用输出结构专用输出结构用途：产生组合逻辑电路用途：产生组合逻辑电路第14页，共53页，编辑于2022年，星期三二二.可编程输入可编程输入/输出结构输出结构用途：组合逻辑电路，有三态控制可实现总线连接可将输出用途：组合逻辑电路，有三态控制可实现总线连接可将输出作输入用作输入用第15页，共53页，编辑于2022年，星期三三三.寄存器输出结构寄存器输出结构用途：产生时序逻辑电路用途：产生时序逻辑电路第16页，共53页，编辑于2022年，星期三四四.异或输出结构异或输出结构时序逻辑
6、电路还可便于对时序逻辑电路还可便于对“与与-或或”输出求反输出求反第17页，共53页，编辑于2022年，星期三五五.运算反馈结构运算反馈结构时序逻辑电路可产生时序逻辑电路可产生A、B的十六种算术、逻辑运算的十六种算术、逻辑运算第18页，共53页，编辑于2022年，星期三第19页，共53页，编辑于2022年，星期三8.3.3 PAL8.3.3 PAL的应用举例的应用举例例例2 2：用用PAL设计一个逻辑电路，设计一个逻辑电路，DCBA（四位）二进制（四位）二进制数的大小及取值在范围：数的大小及取值在范围：当当0DCBA 5时时 Y0=1当6DCBA 10时 Y1=1当11DCBA 15时 Y2=
7、1 根据题意可得根据题意可得最小项表达式最小项表达式第20页，共53页，编辑于2022年，星期三化化简简后得：后得：采用采用PAL14H4(14个输入端，个输入端，4个输出端，每个输出含个输出端，每个输出含4个与项）可画出编程图个与项）可画出编程图(p398 图图-8.3.10)第21页，共53页，编辑于2022年，星期三8.4 8.4 通用阵列逻辑通用阵列逻辑 GAL8.4.1 8.4.1 电路结构形式电路结构形式可编程可编程“与与”阵列阵列 +固定固定“或或”阵列阵列 +可编程可编程输出逻辑宏单元输出逻辑宏单元 OLMCOLMC编程单元采用编程单元采用E2CMOS 可改写可改写第22页，共
8、53页，编辑于2022年，星期三GAL16V8第23页，共53页，编辑于2022年，星期三1 1GAL16V8结构：结构：内部含有：内部含有：32*64位的可位的可编编程程“与与”逻辑阵逻辑阵列；列；8个个OLMC；10个个输输入入缓缓冲器；冲器；8个三个三态输态输出出缓缓冲器冲器8个反个反馈馈/输输入入缓缓冲器。冲器。GAL将将“与与”逻辑阵逻辑阵列与列与OLMC固定固定连连接接（OLMC中含或中含或阵阵列）列）GAL16V8中的行地址映射中的行地址映射图图（并不是（并不是编编程程单单元元实际实际的空的空间间布局布局图图）第24页，共53页，编辑于2022年，星期三第25页，共53页，编辑于
9、2022年，星期三每个每个OLMC由一个或由一个或门门；一个；一个D触触发发器，四个数据器，四个数据选择选择器及一些器及一些门电门电路路组组成：成：编编程控制字：程控制字：OLMC控制字控制字第26页，共53页，编辑于2022年，星期三8.4.2 输出逻辑宏单元输出逻辑宏单元 OLMC数据选择器第27页，共53页，编辑于2022年，星期三*或门有或门有8个输入端（可构成个输入端（可构成8个个“与与-或或”）*异或门用于控制输出函数的极性（异或门用于控制输出函数的极性（XOR（n）=0 原输出；原输出；XOR（n）=1 反输出）反输出）n代表代表8个个OLMC之一之一*输出结构受四个数据选择器控
10、制：输出结构受四个数据选择器控制：1OMUX（2选选1）由）由AC0和和AC1（n）组合决定组合决定OLMC工作在组合逻辑输出还是寄存器输出模式工作在组合逻辑输出还是寄存器输出模式第28页，共53页，编辑于2022年，星期三2PTMUX（2选选1）乘积项选择器，由）乘积项选择器，由AC0和和AC1（n）状态决定来自第一项状态决定来自第一项“与与”是否进入是否进入“或或”门门AC0，AC1（n）控制端控制端D（选择输出）（选择输出）0 01 1 第一与项进入或门第一与项进入或门0 11 1 第一与项进入或门第一与项进入或门1 01 1 第一与项进入或门第一与项进入或门1 10 0 第一与项被禁止
11、进入或门第一与项被禁止进入或门表表 AC0，AC1（n）与）与PTMUX的关系的关系第29页，共53页，编辑于2022年，星期三3 TSMUX（4选选1）输出三态允许控制选择器：）输出三态允许控制选择器：VCC，地（地（0），），OE，第一与项。选择器输出：，第一与项。选择器输出：C=0（三态输出）；（三态输出）；C=1（输出允许）（输出允许）AC0，AC1（n）与与TSMUX的关系的关系 AC0 AC1（n）TSMUX0 0C=1 C=1 三态打开（输出）三态打开（输出）0 1C=1 C=1 三态（关闭）三态（关闭）1 0C=1 C=1 取决于取决于OEOE状态状态1 1C=C=第一与项第一
12、与项 取决于第一与项取决于第一与项第30页，共53页，编辑于2022年，星期三4FMUX（8选选1）反）反馈馈数据数据选择选择器，器，实际实际只有只有4个个输输入：入：地（地（0）,邻级输出（邻级输出（m）,I/O端端,FMUXFMUX选选中数据源中数据源 0 X 0地（地（0 0）0 X 1邻级输邻级输出（出（m m）1 1 X本本单单元元I/OI/O端端1 0 X本本单单元触元触发发器器 第31页，共53页，编辑于2022年，星期三结构控制字中结构控制字中SYNSYN，ACACO O，AC1AC1（n n）,XOR(n),XOR(n)组合定义：组合定义：SYN ACO AC1（n）OLMC
13、(n)工作模式工作模式 0 1 0寄存器模式（时序，寄存器输出）寄存器模式（时序，寄存器输出）0 1 1时序组合逻辑模式（时序电路中时序组合逻辑模式（时序电路中组合部分，带反馈）组合部分，带反馈）1 0 0专用组合模式（组合逻辑输出）专用组合模式（组合逻辑输出）1 0 1专用输入模式（三态门关闭，专用输入模式（三态门关闭，I/OI/O作输入反馈）作输入反馈）1 1 1反馈组合输出模式（反馈输出模式）反馈组合输出模式（反馈输出模式）表表 OLMC(n)工作模式工作模式第32页，共53页，编辑于2022年，星期三OLMC五种工作模式简化示意图如下：五种工作模式简化示意图如下：第33页，共53页，编
14、辑于2022年，星期三OLMC 5OLMC 5种工作模式（图中种工作模式（图中NCNC表示不连接）表示不连接）专用输入模式专用输入模式 专用组合输出模式专用组合输出模式 反馈组合输出模式反馈组合输出模式时序电路中的组合输出模式时序电路中的组合输出模式 寄存器输出模式寄存器输出模式第34页，共53页，编辑于2022年，星期三（SYN，ACO，AC1（n）=101 专用输入模式专用输入模式第35页，共53页，编辑于2022年，星期三（SYN，ACO，AC1（n）=100 专用组合输出模式专用组合输出模式第36页，共53页，编辑于2022年，星期三（SYN，ACO，AC1（n）=111 反馈组合输出
15、模式反馈组合输出模式第37页，共53页，编辑于2022年，星期三（SYN，ACO，AC1（n）=011 时序电路中的组合输出模式时序电路中的组合输出模式第38页，共53页，编辑于2022年，星期三（SYN，ACO，AC1（n）=010 寄存器输出模式寄存器输出模式第39页，共53页，编辑于2022年，星期三8.5 8.5 可擦除的可编程逻辑阵列可擦除的可编程逻辑阵列EPLDEPLD一、结构特点一、结构特点相当于相当于“与与-或或”阵列（阵列（PAL）+OLMC二、采用二、采用EPROM工艺工艺 集成度提高集成度提高 第40页，共53页，编辑于2022年，星期三第41页，共53页，编辑于2022
16、年，星期三8.7 现场可编程门阵列现场可编程门阵列FPGA一、基本结构一、基本结构1.IOB2.CLB3.互连资源互连资源4.SRAM第42页，共53页，编辑于2022年，星期三第43页，共53页，编辑于2022年，星期三1.IOB 可以设置为输入可以设置为输入/输出；输入时可设置为：同步（经触发器）输出；输入时可设置为：同步（经触发器）异步（不经触发器）异步（不经触发器）第44页，共53页，编辑于2022年，星期三2.CLB 本身包含了组合电路和触发器，可构成小的时序电路将许多本身包含了组合电路和触发器，可构成小的时序电路将许多CLB组合组合起来，可形成大系统起来，可形成大系统第45页，共5
17、3页，编辑于2022年，星期三3.Interconnect 互连资源互连资源第46页，共53页，编辑于2022年，星期三第47页，共53页，编辑于2022年，星期三4.SRAM分布式每一位触发器控制一个编程点分布式每一位触发器控制一个编程点第48页，共53页，编辑于2022年，星期三二、编程数据的装载二、编程数据的装载第49页，共53页，编辑于2022年，星期三1.数据可先放在数据可先放在EPROM或或PC机中通电后，自行启动机中通电后，自行启动FPGA内部的一个时序控制逻辑电路，将在内部的一个时序控制逻辑电路，将在EPROM中存放的数据读入中存放的数据读入FPGA的的SRAM中中2.“装载装
18、载”结束后，进入编程设定的工作状态结束后，进入编程设定的工作状态！每次停电后，！每次停电后，SRAM中数据消失下次工作中数据消失下次工作仍需重新装载仍需重新装载第50页，共53页，编辑于2022年，星期三8.9 PLD的编程的编程 以上各种PLD均需离线进行编程操作，使用开发系统一、开发系统1.硬件：计算机+编程器2.软件：开发环境（软件平台）VHDL,Verilog,真值表，方程式，电路逻辑图（Schematic）状态转换图（FSM）第51页，共53页，编辑于2022年，星期三二、步骤二、步骤抽象（系统设计采用抽象（系统设计采用Top-Down的设计方法）的设计方法）选定选定PLD选定开发系统选定开发系统编写源程序（或输入文件）编写源程序（或输入文件）调试，运行仿真，产生下载文件调试，运行仿真，产生下载文件下载下载测试测试第52页，共53页，编辑于2022年，星期三isp器件的编程接口（器件的编程接口（Lattice）开发环境使用ispPLD的优点：*不再需要专用编程器*为硬件的软件化提供可能*为实现硬件的远程构建提供可能第53页，共53页，编辑于2022年，星期三