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1、第八章可编程逻辑器件8.1概述8.2可编程逻辑阵列PLA8.4通用阵列逻辑GAL8.3可编程阵列逻辑PAL8.6现场可编程门阵列FPGA器件8.7PLD的编程8.5可擦除的可编程逻辑器件(EPLD)8.8在系统编程技术8.1概述可编程逻辑器件PLD（ProgrammableLogicDevices)：指用户可以编程的器件。数字集成电路通用型专用型8.1.1PLD的种类8.1.2PLD逻辑表示法返回PROM和EPROM可编程逻辑阵列PLA（ProgrammableLogicArray）可编程阵列逻辑PAL（ProgrammableArrayLogic）通用阵列逻辑GAL（GeneralArray
2、Logic）可擦可编程逻辑EPLD(ErasableProgrammableLogicDevice)现场可编程门阵列FPGA(FieldProgrammableGateArray)可编程大规模集成电路PLSI(ProgrammableLargeScaleIC）8.1.1PLD的种类返回8.1.2PLD逻辑表示法1、阵列交叉点的逻辑表示PLD阵列交叉点的连接方式有三种：硬线连接是不可编程的。可编程单元：在熔丝工艺的PLD中，表示熔丝接通（熔丝未被熔断）。在E2CMOS工艺PLD中，“接通”对应于一个基本开关单元（一对MOS管）的导通状态。被擦除单元：在熔丝工艺的PLD中“开断”对应于熔丝被熔断，
3、在E2CMOS工艺PLD中，“开断”则对应于一个基本开关单元的截止状态。8.1.2PLD逻辑表示法2、基本逻辑单元的表示PLD中的输入缓冲器和反馈缓冲器都采用互补输出结构和三态输出结构。缓冲器互补输出结构三态输出结构8.1.2PLD逻辑表示法缺省悬浮与门表示法或门表示法8.1.2PLD逻辑表示法3、与门的缺省和“悬浮”状态8.1.2PLD逻辑表示法4、逻辑函数PLD的表示方法与阵列固定或阵列可编程8.1.2PLD逻辑表示法或阵列可编程与阵列可编程8.1.2PLD逻辑表示法与阵列可编程或阵列固定返回8.2可编程逻辑阵列PLA8.2.1FPLA的结构分类掩模式PLA（MPLA）现场编程式PLA（F
4、PLA）8.2.2FPLA的应用返回一、FPLA的阵列结构FPLA的容量不像PROM用字线数和位线数乘积决定，而是用输入地址变量数（n）、乘积项数（p）、输出端数（m）的乘积决定。例如，16488FPLA有16个输入、48个乘积项、8个输出。8.2.1PLA的结构分类返回8.2.1PLA的结构分类二、FPLA的分类一、用FPLA实现组合逻辑电路与阵列产生所需的乘积项与阵列产生所需的乘积项，逻辑函数表达式应写成最简与-或形式。例1：用FPLA实现下列逻辑函数。8.2.2FPLA的应用用用用用FPLAFPLA实现实现实现实现4 4位二进制码到格雷码的转换电路位二进制码到格雷码的转换电路位二进制码到
5、格雷码的转换电路位二进制码到格雷码的转换电路8.2.2FPLA的应用早期FPLA中触发器需要外加，后期FPLA中将触发器也集成在一个芯片内。用用用用FPLA FPLA 实现具有实现具有实现具有实现具有7 7段显示输出的段显示输出的段显示输出的段显示输出的8421BCD8421BCD码同步计码同步计码同步计码同步计数器。数器。数器。数器。8.2.2FPLA的应用二、用FPLA实现时序逻辑电路返回8.3可编程阵列逻辑PAL8.3.1PAL的门阵列结构返回8.3.2PAL的输出与反馈结构容量：363容量的表示与PLA相同8.3.1PAL的门阵列结构例：用363PAL实现下列函数。8.3.1PAL的门
6、阵列结构返回8.3.2PAL的输出与反馈结构一、专用输出结构（基本组合输出结构）适用于组合电路具有互补输出的专用输出结构具有互补输出的专用输出结构具有互补输出的专用输出结构具有互补输出的专用输出结构8.3.2PAL的输出与反馈结构二、可编程输入/输出结构8.3.2PAL的输出与反馈结构8.3.2PAL的输出与反馈结构三、寄存器输出结构8.3.2PAL的输出与反馈结构8.3.2PAL的输出与反馈结构8.3.2PAL的输出与反馈结构带异或的带异或的寄存器输出结构8.3.2PAL的输出与反馈结构四、运算选通反馈结构8.3.2PAL的输出与反馈结构返回8.4通用阵列逻辑GALGAL的输出结构是用户可以
7、定义的。就是说用户可以通过编程得到所需的输出结构，GAL采用了E2CMOS工艺，数秒之内即可完成芯片的擦除和编程过程，并可以反复改写。返回8.4.1GAL器件的分类和主要参数8.4.2GAL器件的基本结构8.4.3输出逻辑宏单元（OLMC）8.4.1GAL器件的分类和主要参数8.4.1GAL器件的分类和主要参数器件类型引脚数最大传输时延(ns)电源电流Icc(mA)最多可用输入数最多可用输出数阵列规模普通型GAL16V82015,25,3545,901686432GAL20V82415,25,3545,902086440GAL16V8A2015,25,20,1055,90,1151686432
8、GAL20V8A2415,25,20,1055,90,1152086440GAL16V8B207,5,101151686432GAL20V8B247,5,101152086440通用型GAL18V102015,2011518109636GAL22V102410,15,25130221013244GAL26CV122815,20130261212252异步型GAL20RA102412,15,20,3010020108010FPLA型GAL60012430,351502110786432在线可编程型ispGAL16Z82420,259016126432主要参数返回8.4.2GAL器件的基本结构以普
9、通型GAL16V8为例，说明GAL器件的结构组成。输入缓冲器（左边8个）对输入信号提供原变量和反变量，并送到与门阵列。输出缓冲器（右边8个）提供输出信号和反馈信号，后者包括本级和相邻级。8.4.2GAL器件的基本结构时钟输入信号缓冲器（引脚1）可以提供触发器打入时钟信号；也可以选择为电位信号模式。输出反馈/输入缓冲器（中间8个）本级输出或相邻级输出作为输入信号送到与门阵列，以便产生乘积项。输出选通信号缓冲器（引脚11）用来提供输出三态门的控制使能信号。与门阵列88=64个与门组成，最多形成64个乘积项，每个与门有32条输入线（16个原变量，16个反变量），但每一个变量在编程时只能取其一，故每个
10、与门（一个乘积项）的实际最大变量数为16。8.4.2GAL器件的基本结构输出逻辑宏单元（OLMC）共8个，每个OMLC是一个逻辑单元，其中有或门、触发器、多路开关，通过编程，GAL16V8最多有16个引脚作为输入端，8个输出端。8.4.2GAL器件的基本结构返回8.4.3输出逻辑宏单元（OLMC）一、结构8.4.3输出逻辑宏单元（OLMC）每个OLMC中有一个或门。或门有8个输入，每个输入是由与门阵列输出的一个乘积项，而或门输出是8个乘积项之和。当乘积项之和多于9个时，采用异或门来控制或门输出信号的极性。即当XOR(n)=1时，异或门起反向器的作用，将或门输出信号变反。这相当于把或运算变为等价
11、的与运算，从而解决了或门输入端数目少的问题。【例】用OLMC中的或门实现逻辑函数8.4.3输出逻辑宏单元（OLMC）O=A+B+C+D+E+F+G+H+I解解只有一个乘积项，在与门阵列中用一个与门即可实现。将与门的输出送到或门的一个输入端，并使异或门的XOR(n)=1，相当于或门求反：O=A+B+C+D+E+F+G+H+I8.4.3输出逻辑宏单元（OLMC）有一个触发器触发器可用来保存组合逻辑函数输出值。一片GAL16V8共有8个触发器。8.4.3输出逻辑宏单元（OLMC）4个多路开关极性多路开关PTMOX：控制第一乘积项反向。三态多路开关TSMUX：控制三态门输出。反馈多路开关FMUX：控制
12、反馈信号来源。输出多路开关OMUX：控制直接由组合电路输出还是寄存器输出。8.4.3输出逻辑宏单元（OLMC）二、工作模式1、OLMC的结构控制字用户通过结构控制字来确定OLMC的五种结构，五种结构可以归纳为三种工作模式。8.4.3输出逻辑宏单元（OLMC）OLMC输出配置控制表SYNAC0AC1(n)XOR(n)配置功能输出极性备注101输入模式1000所有输出为组合输出低有效1001高有效1110所有输出为组合输出低有效1111高有效0110组合输出低有效0111高有效0100寄存器输出低有效0101高有效简单模式简单模式简单模式简单模式 8.4.3输出逻辑宏单元（OLMC）寄存器模式寄存
13、器模式寄存器模式寄存器模式 复合模式复合模式复合模式复合模式 返回8.5可擦除的可编程逻辑器件(EPLD)EPLD（ErasableProgrammableLogicDevices）多是采用先进的CMOSEPROM技术实现的一种可擦除和可多次编程的逻辑器件。一般将EPLD分为两大类：一类是用于通用目的逻辑电路设计的EPLD，这类EPLD要求在结构上具有更大的灵活性，适应性要强；另一类则是针对某些专用的系统而设计的专用性强的EPLD，这类器件一般根据其专用系统的设计焦点而进一步划分成各种产品家族，如专用于控制器状态机的专用EPLD，以及作接口设计专用的EPLD等。8.5可擦除的可编程逻辑器件(E
14、PLD)8.5.1EPLD的基本结构返回8.5.2EPLD的逻辑阵列宏单元8.5.3EPLD的I/O控制模块8.5.1EPLD的基本结构EPLD在逻辑结构上采用了可编程的“与”阵列和固定的“或”阵列结构。逻辑阵列宏单元模块I/O控制模块返回逻辑阵列宏单元结构图8.5.2EPLD的逻辑阵列宏单元备注8.5.2EPLD的逻辑阵列宏单元每组乘积项分为两部分的可编程结构每组乘积项分为两部分的可编程结构每组乘积项分为两部分的可编程结构每组乘积项分为两部分的可编程结构具有固定与项和两个或项输出的逻辑阵列单元8.5.2EPLD的逻辑阵列宏单元共享相邻单元与项的结构图8.5.2EPLD的逻辑阵列宏单元返回8.
15、5.3EPLD的I/O控制模块EPLD中的I/O控制模块，是由输出极性转换电路、触发器和输出三态缓冲器三部分和与它们相关的选择电路所组成。（2）组合逻辑输出方式（3）寄存器输出方式（1）模块结构图8.5.3EPLD的I/O控制模块1与PAL器件相兼容的 EPLD中的I/O控制模块2与GAL器件相兼容的EPLD中的I/O控制模块-输出逻辑宏单元OLMCOLMC的结构8.5.3EPLD的I/O控制模块3触发器可编程的I/O控制模块触发器可编程的I/O控制模块8.5.3EPLD的I/O控制模块返回8.6现场可编程门阵列FPGA器件FPGA器件是指用户现场可编程门阵列集成电路。FPGA按电路设计方式分
16、（全用户和半用户），为半用户定制电路。FPGA在半用户定制ASIC中属门阵列器件。FPGA的命名主要由公司代号、产品类型、表征逻辑门的参数、频率特征、封装类型、管脚数、生产工艺级别、使用温度范围组成8.6现场可编程门阵列FPGA器件FPGA的特点：设计周期短、成本低有效逻辑容量密度大无需编程器可动态实现逻辑功能的组合可在逻辑门级下编程。工作频率较低FPGA的分类、结构、配置返回8.7PLD的编程逻辑功能PLD设计软件JEDEC文件编程器PLD功能确定选择器件具体设计编程PLD测试PLD投入使用编程PLDPLD开发过程返回8.8.1 ISP技术的特点8.8.2 ISP逻辑器件系列8.8.3 ispLSI器件的结构8.8.4 在系统编程原理和方法8.8.5 ABEL-HDL语言源文件格式8.8.6 ISP器件的编程软件8.8.7 ISP器件的三种逻辑设计方法8.8.8 编译、模拟、器件适配与下载8.8在系统编程技术返回