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1、DSP技术及应用技术及应用李红李红主要内容主要内容1.硬件结构2.引脚与信号说明第二章第二章 DSP硬件系统硬件系统2.1C54XX硬件结构基本结构基本结构 下图给出了C54x DSP的结构框图。C54x DSP的基本结构围绕8条总线(4条程序/数据总线和4条地址总线)，有中央处理器(CPU)、存储器及片内外设与专用硬件电路三类。CPU包括算术逻辑单元(ALU)、累加器(ACC)、乘累加单元(MAC)、移位寄存器和寻址单元等。存储器包括片内ROM、单访问RAM(SARAM)和双访问RAM(DARAM)。片内外设与专用硬件电路包括片内各种类型的同步串口、主机接口、定时 器、时 钟 发 生 器、锁
2、 相 环 及 各 种 控 制 电 路。C54x DSP系列芯片种类很多，但体系结构基本一致。不同型号的C54x DSP芯片CPU结构与功能完全相同，其差异主要体现在存储器容量、片内外设、供电电压、速度以及封装上。表2.1列出了不同型号C54x DSP系列芯片的主要特征。其中，“*”表示该芯片有1个时分复用串口(TDM)，“！”表示有1个缓冲串口(BSP)(C548/9有2个)，“？”代表多通道缓冲串口(MCBSP)，“#”代表不同的锁相环(PLL)选项，“”表示每个核有6通道直接存储器访问(DMA)器件。表 C54x DSP芯片的主要特征硬件工作概述硬件工作概述C54X总线结构片内存储器中央处
3、理单元片内外设串行口IEEE.1149.1标准扫描逻辑C54xx总线结构TMS320C54xx DSP采用先进的哈佛结构并具有八组总线，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。54xx结构的建立主要围绕着8条16位的总线展开的。这8条总线包括4条程序数据总线和4条地址总线。采用各自分开的数据总线分别用于读数据和写数据，允许CPU在同一个机器周期内进行两次读操作数和一次写操作数。独立的程序总线和数据总线允许CPU同时访问程序指令和数据。采用冯.诺依曼结构的处理器程序程序/数据存储器数据存储器CPU哈佛结构哈佛结构程序存储器程序存储器CPU数据存储器数据存储器哈佛结
4、构的指令流的定时关系中央处理单元(CPU)1.40位的算术逻辑单元(ALU)；22个40位的累加器；340位桶形移位器；41717位乘法器；540位加法器；6比较选择存储单元(CSSU)；7数据地址发生单元；8程序地址发生单元。1算术逻辑单元（ALU）和累加器TMS320C54x使 用 40位 算 术 逻 辑 单 元（ALU）和两个40位累加器（ACCA和ACCB）来完成算术运算和逻辑运算，且大多数都是单周期指令。ALU功能框图如图所示。其中保护位可以防止迭代运算中(如自相关运算)产生的溢出。40位ALU可以实现绝大多数的算术和逻辑运算功能，且许多运算可以在1个周期内完成。ALU有2个输入端，
5、1个输出端。当ALU进行算术运算时，分为两个16位的ALU使用，此时来自数据存储器、累加器或T 寄存器的数据分别进入两个ALU。在这种情况下，1个周期内将同时完成两个16位的操作。ALU的运算结果通常被送往累加器A或累加器B。AG、BG、AH、BH、AL和BL是存储器映射寄存器(MMR)，它们的值可以通过压入或弹出堆栈进行保存或恢复。ACCA和ACCB 的差别在于ACCA的(3116)位可以用作乘累加单元的一个输入。这些寄存器还可用于寻址操作。2桶形移位寄存器如图所示为桶形移位寄存器的功能框图。桶形移位寄存器的输入可以为：从DB获得的16位操作数；从DB和CB获得的32位操作数；从累加器A或B
6、获得的40位操作数。桶形移位寄存器的输出连到ALU或经过MSW/LSW（最高有效字/最低有效字）写选择单元至EB总线。40位的桶形移位寄存器主要用于累加器或数据区操作数的定标：(1)在ALU运算前，对来自数据存储器的操作数或者累加器的值进行定标；(2)对累加器的值进行算术或逻辑移位；(3)对累加器归一化处理；(4)对累加器的值存储到数据存储器之前进行定标。移位位数范围为-1631，移位位数为正对应于左移，移位位数为负则对应于右移。40位的输出结果可以送到ALU的输入端。移位数可以用一个立即数(-1615)形式定义，或者用状态寄存器ST1的累加器移位模式(ASM)字段(共5位)定义，或者用T寄存
7、器中最低6位的值来定义。例如：SFTL A，+2 ;累加器A(ACCA)中的值逻辑左移2位 ADD A，ASM，B;累加器A中的值移位(位数由ASM值确定)后与累加器B的值 相加，结果放在累加器B(ACCB)中 NORM A ;标准化累加器A中的值(移位位数由T寄存器中最低6位的值确定)3乘法器/加法器单元C54x CPU有一个17*17位的硬件乘法器，与40位的专用加法器相连，可以在单周期内完成一次乘法累加运算。其功能框图如图所示。乘法器的输出经小数/整数乘法（FRCT）输入控制后加到加法器的一个输入端，加法器的另一个输入端来自累加器A或B。加法器还包括零检测器、舍入器（二进制补码）及溢出/
8、饱和逻辑电路。MAC单元中，乘法器能够进行有符号数、无符号数以及有符号数与无符号数的相乘运算，依据不同情况作以下三种处理：(1)如果是两个有符号数相乘，则每个16位操作数先进行符号扩展，在最高位前添加1个符号位(其值由最高位决定)，扩展为17位有符号数后再相乘；(2)如果是无符号数乘以无符号数，则在两个操作数的最高位前面添加“0”，扩展为17位的操作数再相乘；(3)如果是有符号数与无符号数相乘，有符号数在最高位前添加1个符号位(其值由最高位决定)，无符号数在最高位前面添加“0”，然后两个操作数相乘。两个16位的二进制补码相乘会产生两个符号位，为了提高计算精度，在状态寄存器ST1中设置小数相乘模
9、式FRCT=1，乘法器结果左移1位以去掉1个多余的符号位。在MAC单元中，加法器的输入一个来自乘法器的输出，另一个来自累加器A或B中的某一个输出。加法器的运算结果输出到累加器A或B中。4比较、选择和存储单元（CSSU）比较、选择和存储单元（CSSU）是专门为Viterbi算 法 设 计 的 加 法/比 较/选 择（ACS）操作的硬件单元，其功能框图如图所示。CSSU支持均衡器和信道译码器所用的各种Viterbi算法。Viterbi算法示意图如图所示。CSSU单元是为实现数据通信与模式识别领域常用的快速加法/比较/选择ACS运算而专门设计的专用硬件电路。CSSU中的比较电路将累加器中的高16位与
10、低16位比较，其结果分别送入状态转移寄存器TRN和状态比较寄存器TC，同时，结果也送入选择器，选择较大的数，并存于指令指定的存储单元中。5指数编码器指数编码器用于支持单周期指令EXP的专用硬件。在EXP指令中，累加器中的指数值能以二进制补码的形式（-831）存储在T寄存器中。指数编码器是专门为支持单周期EXP指令而设计的硬件电路。在定点运算中，经常涉及 到 整 数 的 定 标 问 题。将 EXP指 令 与NORM指令配合使用，可以使得累加器数据的标准化操作非常方便快捷。6CPU状态和控制寄存器TMS320C54x有三个状态和控制寄存器，分别为状态寄存器ST0、状态寄存器ST1和处理器方式状态寄
11、存器PMST。ST0和ST1包括各种工作条件和工作方式的状态，PMST包括存储器配置状态和控制信息。状态寄存器ST0的位结构如图所示，表中所示是ST0的说明。1513121110980ARPTCCOVAOVBDP状态寄存器ST0位结构 状态寄存器状态寄存器ST0状态寄存器ST1的位结构1514131211109876540BRAFCPLXFHMINTM0OVMSXMC16FRCTCMPTASM 状态寄存器状态寄存器ST1处理器方式状态寄存器PMST的位结构1576543210IPTRMP/MCOVLYAVISDROMCLKOFFtSMULtSSTt 状态寄存器状态寄存器PMST存储器的组织和I
12、/O空间1.C54x DSP存储器概述存储器概述 C54x DSP总共具有192 K字16位的存储器空间。这些空间可分为三种专门的存储器空间，即64 K字的程序空间、64 K字的数据空间和64 K字的I/O空间。一些C54x DSP芯片采用了分页扩展方法可访问8 M的程序空间。54xx还有26个CPU寄存器和外围寄存器，它们映射在数据储存空间。C54x DSP体系结构的并行特性和片内RAM的双访问功能，允许C54x DSP器件在任何给定的机器周期内执行四个并行存储器操作：一次取指、两次读操作数和一次写操作数。片外存储器具有寻址较大存储空间的能力，片内存储器寻址空间较小。但片内存储器具有如下优点
13、：不需插入等待状态、低成本和低功耗。C54x DSP包含随机存取存储器(RAM)和只读存储器(ROM)。RAM可分为以下三种类型：双访问RAM(DARAM)、单访问RAM(SARAM)和两种方式共享的RAM。在多CPU核心器件和子系统中，DARAM或SARAM可以被共享。用户可以配置DARAM和SARAM为数据存储器或程序/数据存储器。C54x DSP片内存储器容量见表。C54x DSP片内还有26个映射到数据存储空间的CPU寄存器和外设寄存器。各种各种C54x DSP片内各种存储器的容量片内各种存储器的容量 (单位：K字)注：用户可以配置双访问RAM(DARAM)和单访问RAM(SARAM)
14、位数据存储器或程序/数据存储器2.存储器地址空间分配存储器地址空间分配 C54x DSP的存储器空间可以分为三个单独选择的空间，即程序、数据和I/O空间。在任何一个存储空间内，RAM、ROM、EPROM、EEPROM或存储器映射外设都可以驻留在片内或者片外。程序存储器空间包括程序指令和程序中所需的常数表格；数据存储器空间用于存储需要程序处理的数据或程序处理后的结果；I/O空间用于与外部存储器映象的外设接口，也可以用于扩展外部数据存储空间。C54x DSP具有三个CPU状态寄存器位，影响存储器的配置，这三个状态位是处理器模式状态寄存器(PMST)中的位：、OVLY和DROM。通过MP/MC和OV
15、LY位的设置，可以实现对片内存储器（ROM、RAM）的配置，即哪些片内存储器映象在程序存储器空间。通过对处理器方式状态寄存器PMST的DROM位的设置，将片内ROM配置在数据存储器空间（DROM=1），这样，可以用指令将片内ROM作为数据存储器中的数据ROM来读取。复位时，DROM位被清0。器件复位时，复位、中断和陷阱中断的向量映象在地址FF80H开始的程序存储器空间。图 VC5402的存储器映射分页管理数据存储器分页管理数据存储器 VC5402可以采用分页扩展方法扩展程序存储空间。其程序空间可扩展到1024 K(1 MB)字。故VC5402有20根地址线，增加了一个额外的存储器映像寄存器程序
16、计数器扩展寄存器(XPC)以及6条寻址扩展程序空间的指令，VC5402的扩展程序空间分成16页，每页64 K字，如图所示。C54XX扩展程序存储器图3.存储器映射寄存器数据存储器空间包含了CPU和片内外设备的存储器映射寄存器.这些寄存器位于数据存储空间的第0页。64K字的数据存储器空间包括数据存储器映象寄存器，0000H001FH是常用的CPU寄存器地址，0020H005FH是片内外设寄存器的地址。表2-1 存储器映象寄存器名称地址说明IMR0中断屏蔽寄存器IFR1中断标志寄存器STO6状态寄存器0STl7状态寄存器1名称地址说明AL8累加器A低16位AH9累加器A高16位AGAH累加器A最高
17、8位BLBH累加器B低16位BHCH累加器B高16位BGDH累加器B最高8位TREGEH暂存器TRNFH状态转移寄存器AR0710H17H辅助寄存器 SP18H堆栈指针BK19H循环缓冲大小BRC1AH块重复计数器RSA1BH块重复起始地址寄存器名称地址说明REA1CH块重复终止地址寄存器PMST1DH处理器方式状态寄存器XPC1EH扩展程序计数器TIM24H定时器0寄存器PRD25H定时器0周期寄存器TCR26H定时器0控制寄存器 SWWSR28H软件等待状态寄存器BSCR29H分区转换控制寄存器SWCR2BH软件等待状态控制寄存器HPIC2CH主机接口控制寄存器TIM130H定时器1寄存器
18、PRD131H定时器1周期寄存器TCR132H定时器1控制寄存器GPIOCR3CH通用I/O控制寄存器，控制主机接口和TOUTlGPIOSR3DH通用I/O状态寄存器，主机接口作通用I/O时有用4.I/O存储器除程序存储器空间和数据存储器空间外，C54x系列器件还提供了I/O存储器空间，利用I/O空间可以扩展外部存储器。I/O存储器空间为64K字（0000hFFFFh），有两条指令PORTR和PORTW可以对I/O存储器空间操作，读写时序与程序存储器空间和数据存储器空间有很大不同。片内外设 1.通用IO引脚（BIO和XF)2.软件可编程等待状态发生器 3.可编程存储体转换逻辑 4.主机接口（HPI）5.硬件定时器 6.时钟发生器7.串行口 串行口IEEE标准11491扫描逻辑电路 引脚功能引脚功能VC5409引脚按功能分为电源引脚、时钟引脚、控制引脚、地址引脚、数据引脚、外部中断引脚、通信端口引脚、通用I/O引脚等部分。2.2 C54XX信号说明信号说明 作业1.DSP信号引脚分为哪几类?2.存储器映射寄存器分为几个方面?3.简述CPU的结构?